JPH01211394A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH01211394A JPH01211394A JP63036712A JP3671288A JPH01211394A JP H01211394 A JPH01211394 A JP H01211394A JP 63036712 A JP63036712 A JP 63036712A JP 3671288 A JP3671288 A JP 3671288A JP H01211394 A JPH01211394 A JP H01211394A
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- JP
- Japan
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- variable load
- load means
- supply voltage
- transistor
- memory device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタティックＲＡＭ等のメモリ装置に関し、特
にワード線の選択前に一対のビット線をプリチャージさ
せるメモリ装置に関する。
にワード線の選択前に一対のビット線をプリチャージさ
せるメモリ装置に関する。
本発明は、一対のビット線のプリチャージ動作が行われ
るメモリ装置において、電源電圧にゲート及びドレイン
が接続する第１の可変負荷手段と、と７ト線を終端して
ソースが電源電圧に接続される第２の可変負荷手段を設
け、その第２の可変負荷手段を用いてプリチャージ動作
させることにより、高速読み出しや製造プロセスの筒略
化等を実現するものである。
るメモリ装置において、電源電圧にゲート及びドレイン
が接続する第１の可変負荷手段と、と７ト線を終端して
ソースが電源電圧に接続される第２の可変負荷手段を設
け、その第２の可変負荷手段を用いてプリチャージ動作
させることにより、高速読み出しや製造プロセスの筒略
化等を実現するものである。
スタティックＲＡＭにおいては、ビット線（データ線）
の終端部に可変負荷手段を設け、その負荷の制御によっ
て、高速動作を図る技術が知られており、例えば、その
ような技術を開示したものとしては、特公昭６０−４４
７４７号公報等が挙げられる。
の終端部に可変負荷手段を設け、その負荷の制御によっ
て、高速動作を図る技術が知られており、例えば、その
ような技術を開示したものとしては、特公昭６０−４４
７４７号公報等が挙げられる。
また、ワード線の選択時にビット線をフローティング状
態にして、メモリセルに流入する電流を小さくし、且つ
メモリセルの駆動トランジスタによる高速な電位変化を
させる技術としては、プリチャージ方式の技術がある。
態にして、メモリセルに流入する電流を小さくし、且つ
メモリセルの駆動トランジスタによる高速な電位変化を
させる技術としては、プリチャージ方式の技術がある。
第３図は、プリチャージ方式の技術を採用する従来例の
メモリ装置１（ＳＲＡＭ）の回路構成である。一対のビ
ット線ＢＬＩ、ＢＬ２間に、ワード線ＷＬへゲートが接
続されるアクセストランジスタ３２．３３を介してメモ
リセル３１が設けられ、それらビット線ＢＬＩ、ＢＬ２
の終端部には負荷素子としてのＮＭＯ３）ランジスク３
５．３６が設けられている。これらＮＭＯ３）ランジス
タ３５．３６のドレインには電源電圧Ｖｃｃが供給され
ている。上記ビット１ｊｌＢＬ１．ＢＬ２間には、イコ
ライズ用のＮＭＯ３）ランジスタ３４が設けられている
。そして、これらＮＭＯＳトランジスタ３４．３５．３
６は、通常のＮＭＯ３Ｉ−ランジスタよりも低い閾値電
圧Ｖい（Ｌ）を有するものとされ、それらの各ゲートに
は共通にプリチャージ信号Φ、が供給される。
メモリ装置１（ＳＲＡＭ）の回路構成である。一対のビ
ット線ＢＬＩ、ＢＬ２間に、ワード線ＷＬへゲートが接
続されるアクセストランジスタ３２．３３を介してメモ
リセル３１が設けられ、それらビット線ＢＬＩ、ＢＬ２
の終端部には負荷素子としてのＮＭＯ３）ランジスク３
５．３６が設けられている。これらＮＭＯ３）ランジス
タ３５．３６のドレインには電源電圧Ｖｃｃが供給され
ている。上記ビット１ｊｌＢＬ１．ＢＬ２間には、イコ
ライズ用のＮＭＯ３）ランジスタ３４が設けられている
。そして、これらＮＭＯＳトランジスタ３４．３５．３
６は、通常のＮＭＯ３Ｉ−ランジスタよりも低い閾値電
圧Ｖい（Ｌ）を有するものとされ、それらの各ゲートに
は共通にプリチャージ信号Φ、が供給される。
また、上記ビット線ＢＬＩ、ＢＬ２には、電源電圧Ｖｃ
ｃにゲート−ドレイン共通接続されたＮＭＯＳトランジ
スタ３７．３８がその各ソースで接続されている。これ
らＮＭＯ３）ランジスタ３７゜３８は、通常の閾値電圧
ＶＬｈを有する。
ｃにゲート−ドレイン共通接続されたＮＭＯＳトランジ
スタ３７．３８がその各ソースで接続されている。これ
らＮＭＯ３）ランジスタ３７゜３８は、通常の閾値電圧
ＶＬｈを有する。
このような回路構成を有するメモリ装置は、次のような
作動を行う、すなわち、第４図に示すように、時刻ｔ０
でアドレス信号が遷移し、ワードｖＡＷＬの立ち上がり
（時刻【、）の前に、プリチャージ信号Φ５が立ち上が
る（時刻１＋）。すると、上記ＮＭＯＳトランジスタ３
４を介してビット線ＢＬＩ、ＢＬ２がイコライズされ、
さらに上記ＮＭＯＳトランジスタ３５．３６がオンにな
るために、ビット線ＢＬ１．ＢＬ２１７）電位は、Ｖｃ
ｃ−Ｖい（Ｌ）まで引き上げられることになる。このと
き、上記ＮＭＯＳトランジスタ３７．３８では、ゲート
−ソース間電位差が闇値電圧Ｖい以下となることから、
それぞれオフにされる。次に、時刻ｔ！で、プリチャー
ジ信号Φｂが立ち下がる。
作動を行う、すなわち、第４図に示すように、時刻ｔ０
でアドレス信号が遷移し、ワードｖＡＷＬの立ち上がり
（時刻【、）の前に、プリチャージ信号Φ５が立ち上が
る（時刻１＋）。すると、上記ＮＭＯＳトランジスタ３
４を介してビット線ＢＬＩ、ＢＬ２がイコライズされ、
さらに上記ＮＭＯＳトランジスタ３５．３６がオンにな
るために、ビット線ＢＬ１．ＢＬ２１７）電位は、Ｖｃ
ｃ−Ｖい（Ｌ）まで引き上げられることになる。このと
き、上記ＮＭＯＳトランジスタ３７．３８では、ゲート
−ソース間電位差が闇値電圧Ｖい以下となることから、
それぞれオフにされる。次に、時刻ｔ！で、プリチャー
ジ信号Φｂが立ち下がる。
すると、上記ＮＭＯＳトランジスタ３４，３５゜３６は
全てオフになり、上記ビット線ＢＬ１．ＢＬ２はフロー
ティング状態になる。そして、時刻ｔ、でワード線ＷＬ
が立ち上がり、メモリセル３１の駆動トランジスタによ
って、一方のビット線の電位が引き下げられる。その過
程中、ビット線の電位がＶｃｃ Ｖｔｂより電位が下
がったところで、引き下げられたビット線にがかるＮＭ
Ｏ３）ランジスタ３７，３８の一方が、オン状態になり
、低い側のビット線の電位が一定に保持される。
全てオフになり、上記ビット線ＢＬ１．ＢＬ２はフロー
ティング状態になる。そして、時刻ｔ、でワード線ＷＬ
が立ち上がり、メモリセル３１の駆動トランジスタによ
って、一方のビット線の電位が引き下げられる。その過
程中、ビット線の電位がＶｃｃ Ｖｔｂより電位が下
がったところで、引き下げられたビット線にがかるＮＭ
Ｏ３）ランジスタ３７，３８の一方が、オン状態になり
、低い側のビット線の電位が一定に保持される。
上述の回路構成を有し、且つ上述の作動を行うメモリ装
置は、ＮＭＯ３）ランジスタ３５，３６の闇値電圧Ｖい
（Ｌ）が通常の闇値電圧ＶＬｋよりも低いため、プリチ
ャージ時においてビット線の電位を高くすることができ
、十分な差信号を両ビット線間に現すことができる。
置は、ＮＭＯ３）ランジスタ３５，３６の闇値電圧Ｖい
（Ｌ）が通常の闇値電圧ＶＬｋよりも低いため、プリチ
ャージ時においてビット線の電位を高くすることができ
、十分な差信号を両ビット線間に現すことができる。
しかしながら、従来のメモリ装置では、ビット線ＢＬＩ
、ＢＬ２の終端部に形成する負荷素子を閾値電圧Ｖいの
低いＮＭＯ３）ランジスタとしており、このめたに通常
のプロセスに加えて閾値電圧Ｖいを下げるためのプロセ
スが必要となり、コスト増大の原因となっていた。
、ＢＬ２の終端部に形成する負荷素子を閾値電圧Ｖいの
低いＮＭＯ３）ランジスタとしており、このめたに通常
のプロセスに加えて閾値電圧Ｖいを下げるためのプロセ
スが必要となり、コスト増大の原因となっていた。
そこで、本発明は上述の技術的な課題に鑑み、高速動作
を行うと共に製造プロセスの簡略化を実現するメモリ装
置の提供を目的とする。
を行うと共に製造プロセスの簡略化を実現するメモリ装
置の提供を目的とする。
上述の目的を達成するために、本発明のメモリ装置は、
一対のビット線間に、それぞれワード線により選択制御
されるアクセストランジスタを有した複数のメモリセル
を有し、各ピント線には、電源電圧にゲート及びドレイ
ンが共通接続される第１の可変負荷手段と、該ビット線
を終端して電源電圧にソースが接続される第２の可変負
荷手段が設けられ、上記ワード線選択前に、上記第２の
可変負荷手段を用いてプリチャージ動作させることを特
徴としている。
一対のビット線間に、それぞれワード線により選択制御
されるアクセストランジスタを有した複数のメモリセル
を有し、各ピント線には、電源電圧にゲート及びドレイ
ンが共通接続される第１の可変負荷手段と、該ビット線
を終端して電源電圧にソースが接続される第２の可変負
荷手段が設けられ、上記ワード線選択前に、上記第２の
可変負荷手段を用いてプリチャージ動作させることを特
徴としている。
ここで、上記第１の可変負荷手段としては、例えばＮＭ
Ｏ３）ランジスタを用いることができ、上記第２の可変
負荷手段としては、例えばＰＭＯＳトランジスタを用い
ることができる。
Ｏ３）ランジスタを用いることができ、上記第２の可変
負荷手段としては、例えばＰＭＯＳトランジスタを用い
ることができる。
一般に、メモリ装置の製造において、ＣＭＯＳプロセス
を採用することがあり、標準的なＣＭＯＳプロセスを利
用することによって、ＰＭＯＳトランジスタを、容易に
ビット線の終端部に形成することができる。そして、Ｐ
ＭＯ３）ランジスタを第２の可変負荷手段として用いる
ことで、ソースが電源電圧Ｖｃｃに接続されることにな
り、プリチャージ時において、ビット線の電位を電源電
圧Ｖｃｃ近傍まで引き上げることができる。
を採用することがあり、標準的なＣＭＯＳプロセスを利
用することによって、ＰＭＯＳトランジスタを、容易に
ビット線の終端部に形成することができる。そして、Ｐ
ＭＯ３）ランジスタを第２の可変負荷手段として用いる
ことで、ソースが電源電圧Ｖｃｃに接続されることにな
り、プリチャージ時において、ビット線の電位を電源電
圧Ｖｃｃ近傍まで引き上げることができる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例のメモリ装置は、ＣＭＯＳプロセスによって製
造されるＳＲＡＭの例であり、ピント線を終端する第２
の可変負荷手段をＰＭＯ３Ｉ−ランジスタとしているた
めに、高速動作等を実現することが可能となっている。
造されるＳＲＡＭの例であり、ピント線を終端する第２
の可変負荷手段をＰＭＯ３Ｉ−ランジスタとしているた
めに、高速動作等を実現することが可能となっている。
まず、第１図を参照しながら、その回路構成について説
明する。本実施例のメモリ装置は、一対のビット＊ＢＬ
１．ＢＬ２間に所要の構成のメモリセルｌを有し、各メ
モリセル１はアクセストランジスタ２．３を介して各ビ
ット線ＢＬＩ、ＢＬ２とそれぞれ接続される。上記アク
セストランジスタ２．３は、ＮＭＯ３）ランジスタから
なり、そのゲートはワード線ＷＬと接続される。なお、
上記メモリセル１はマトリクス状に配設され、且つビッ
ト線対も複数からなることは言うまでもない。
明する。本実施例のメモリ装置は、一対のビット＊ＢＬ
１．ＢＬ２間に所要の構成のメモリセルｌを有し、各メ
モリセル１はアクセストランジスタ２．３を介して各ビ
ット線ＢＬＩ、ＢＬ２とそれぞれ接続される。上記アク
セストランジスタ２．３は、ＮＭＯ３）ランジスタから
なり、そのゲートはワード線ＷＬと接続される。なお、
上記メモリセル１はマトリクス状に配設され、且つビッ
ト線対も複数からなることは言うまでもない。
これらビット線ＢＬ１．ＢＬ２の終端部には、負荷素子
としてのＰＭＯＳトランジスタ５．６が接続される。Ｐ
ＭＯ３）ランジスタ５．６の各ソースには、それぞれ電
源電圧Ｖｃｃが供給され、各ドレインがビン）線ＢＬＩ
、ＢＬ２とそれぞれ接続される。これらＰＭＯ３）ラン
ジスタ５，６のゲートは、プリチャージ信号Φ、が供給
されるようにプリチャージ信号線９と接続されている。
としてのＰＭＯＳトランジスタ５．６が接続される。Ｐ
ＭＯ３）ランジスタ５．６の各ソースには、それぞれ電
源電圧Ｖｃｃが供給され、各ドレインがビン）線ＢＬＩ
、ＢＬ２とそれぞれ接続される。これらＰＭＯ３）ラン
ジスタ５，６のゲートは、プリチャージ信号Φ、が供給
されるようにプリチャージ信号線９と接続されている。
これらＰＭＯＳトランジスタ５．６の近傍には、上記一
対のビン）線ＢＬ１．ＢＬ２をイコライズするためのＰ
ＭＯＳトランジスタ４が設けられている。ＰＭＯ３Ｉ−
ランジスタ４のソース若しくはドレインは、それぞれビ
ット線ＢＬＩ、ＢＬ２に接続される。また、ＰＭＯ３）
ランジスタ４のゲートは、上記プリチャージ信号線９と
接続される。
対のビン）線ＢＬ１．ＢＬ２をイコライズするためのＰ
ＭＯＳトランジスタ４が設けられている。ＰＭＯ３Ｉ−
ランジスタ４のソース若しくはドレインは、それぞれビ
ット線ＢＬＩ、ＢＬ２に接続される。また、ＰＭＯ３）
ランジスタ４のゲートは、上記プリチャージ信号線９と
接続される。
上記ビット線ＢＬＩ、ＢＬ２には、さらにそれぞれ第１
の可変負荷手段としてのＮＭＯ３）ランジスタフ、８が
接続される。これらＮＭＯ３）ランジスタフ、８は、そ
れぞれゲート−ドレインが共通接続されて電源電圧ｖｃ
ｃが与えられており、それぞれソースが上記ビット線Ｂ
ＬＩ、ＢＬ２にそれぞれ接続される。
の可変負荷手段としてのＮＭＯ３）ランジスタフ、８が
接続される。これらＮＭＯ３）ランジスタフ、８は、そ
れぞれゲート−ドレインが共通接続されて電源電圧ｖｃ
ｃが与えられており、それぞれソースが上記ビット線Ｂ
ＬＩ、ＢＬ２にそれぞれ接続される。
このような回路構成を有する本実施例のメモリ装置は、
次のような作動を行う。
次のような作動を行う。
第２図に示すように、当初、ビットｖＡＢＬ１゜ＢＬ２
では、前のサイクルのデータが残存し、ビット線ＢＬＩ
、ＢＬ２には電位差Δ■がある。このとき、プリチャー
ジ信号Φ、は′Ｈルベル（ｉｆ源電圧Ｖｃｃレベル）で
あり、ワード線ＷＬは“Ｌ”レベル（Ｊｌｌ地ＧＮＤレ
ベル）である、従って、上記ＰＭＯ３）ランジスタ４，
５．６は全部オフ、上記アクセストランジスタ２．３は
全部オフ、上記ＮＭＯＳトランジスタ７．８のうち一方
はオン、他方はオフの状態にある。
では、前のサイクルのデータが残存し、ビット線ＢＬＩ
、ＢＬ２には電位差Δ■がある。このとき、プリチャー
ジ信号Φ、は′Ｈルベル（ｉｆ源電圧Ｖｃｃレベル）で
あり、ワード線ＷＬは“Ｌ”レベル（Ｊｌｌ地ＧＮＤレ
ベル）である、従って、上記ＰＭＯ３）ランジスタ４，
５．６は全部オフ、上記アクセストランジスタ２．３は
全部オフ、上記ＮＭＯＳトランジスタ７．８のうち一方
はオン、他方はオフの状態にある。
次に、時刻ｔ０でアドレスが遷移する。このアドレス遷
移によって、時Ｒｔ ＋ で上記プリチャージ信号Φ１
が“Ｈ”レベルから６Ｌルベルへ立ち下がる。このよう
に上記プリチャージ信号Φ６が１Ｌルベルになることで
、上記プリチャージ信号線９にゲートが接続するＰＭＯ
３）ランジスタ４，５．６は、全てオフの状態からオン
の状態になる。すると、上記ビット線ＢＬ１．ＢＬ２は
イコライズされ、さらに電源電圧Ｖｃｃ近傍の電圧Ｖａ
まで各ビットＭＢＬ１．ＢＬ２の電位が引き上げられる
。また、このイコライズ及びプリチャージ動作の際に、
上記ＮＭＯ３Ｉ−ランジスタフ。
移によって、時Ｒｔ ＋ で上記プリチャージ信号Φ１
が“Ｈ”レベルから６Ｌルベルへ立ち下がる。このよう
に上記プリチャージ信号Φ６が１Ｌルベルになることで
、上記プリチャージ信号線９にゲートが接続するＰＭＯ
３）ランジスタ４，５．６は、全てオフの状態からオン
の状態になる。すると、上記ビット線ＢＬ１．ＢＬ２は
イコライズされ、さらに電源電圧Ｖｃｃ近傍の電圧Ｖａ
まで各ビットＭＢＬ１．ＢＬ２の電位が引き上げられる
。また、このイコライズ及びプリチャージ動作の際に、
上記ＮＭＯ３Ｉ−ランジスタフ。
８のうちオンとされていた方のトランジスタは、闇値電
圧ＶＬｈが得られなくなった時点でオフに転じる。また
、上記アクセストランジスタ２．３は、未だオンとはな
らない。
圧ＶＬｈが得られなくなった時点でオフに転じる。また
、上記アクセストランジスタ２．３は、未だオンとはな
らない。
次に、時刻ｔ２で、プリチャージ電圧Φ舊がＬ”レベル
から“Ｈ”レベルへ立ち上がる。このため、上記ＰＭＯ
３）ランジスタ４．５．６は、オンの状態からオフの状
態になる。このとき、上記ＮＭＯ３）ランジスタフ、８
は、既に両方ともオフの状態であり、その結果、上記ビ
ット線ＢＬ１、ＢＬ２は、それぞれフローティング状態
になる。
から“Ｈ”レベルへ立ち上がる。このため、上記ＰＭＯ
３）ランジスタ４．５．６は、オンの状態からオフの状
態になる。このとき、上記ＮＭＯ３）ランジスタフ、８
は、既に両方ともオフの状態であり、その結果、上記ビ
ット線ＢＬ１、ＢＬ２は、それぞれフローティング状態
になる。
このように一対のビットｖＡＢＬ１．ＢＬ２がフローテ
ィング状態になったところで、時刻ｔ、でワード［ＷＬ
の電位をＬ”レベルから“Ｈ″レベル立ち上げる。この
ワードｖＡＷＬの電位変化によって、そのゲートがワー
ド線ＷＬに接続するアクセストランジスタ２．３がオン
状態になり、メモリセル１の図示しない一対の駆動トラ
ンジスタと、上記ピント線ＢＬＩ、ＢＬ２がそれぞれ接
続される。すると、ビット線ＢＬＩ、ＢＬ２（７）−力
が、駆動トランジスタによって、その電位が引き下げら
れて行く。その引き下げられて行く電位がＶｃｃ−Ｖい
より低くなったところで、上記一方にかかる上記ＮＭＯ
３）ランジスタフ、８の一方がオン状態になる。そして
、ＮＭＯ３Ｉ−ランジスク７，８の一方、アクセストラ
ンジスタ２，３の一方及びメモリセルの駆動トランジス
タという電流パスが形成され、引き下げられた側にかか
るビット線の電位ｖｂは、これらの抵抗分割に応じたレ
ベルに保持されて行くことになる。
ィング状態になったところで、時刻ｔ、でワード［ＷＬ
の電位をＬ”レベルから“Ｈ″レベル立ち上げる。この
ワードｖＡＷＬの電位変化によって、そのゲートがワー
ド線ＷＬに接続するアクセストランジスタ２．３がオン
状態になり、メモリセル１の図示しない一対の駆動トラ
ンジスタと、上記ピント線ＢＬＩ、ＢＬ２がそれぞれ接
続される。すると、ビット線ＢＬＩ、ＢＬ２（７）−力
が、駆動トランジスタによって、その電位が引き下げら
れて行く。その引き下げられて行く電位がＶｃｃ−Ｖい
より低くなったところで、上記一方にかかる上記ＮＭＯ
３）ランジスタフ、８の一方がオン状態になる。そして
、ＮＭＯ３Ｉ−ランジスク７，８の一方、アクセストラ
ンジスタ２，３の一方及びメモリセルの駆動トランジス
タという電流パスが形成され、引き下げられた側にかか
るビット線の電位ｖｂは、これらの抵抗分割に応じたレ
ベルに保持されて行くことになる。
このように、本実施例のメモリ装置では、プリチャージ
方式によって、ビット線ＢＬＩ、ＢＬ２のフローティン
グ状態からのデータの読み出しが可能であり、高速な読
み出しが実現される。そして、特に、読み出し時に生じ
る電位差ΔＶは、電源電圧Ｖｃｃ近傍の電圧Ｖａと電圧
ｖｂの電位差であるために、従来のものと比較して電圧
Ｖａが電源電圧Ｖｃｃに近い分だけ、その電位差ΔＶは
大きい値となる。従って、センスアンプ等の負担を軽減
することや、センスアンプのゲインを大きくすることが
でき、高速動作が可能となる。
方式によって、ビット線ＢＬＩ、ＢＬ２のフローティン
グ状態からのデータの読み出しが可能であり、高速な読
み出しが実現される。そして、特に、読み出し時に生じ
る電位差ΔＶは、電源電圧Ｖｃｃ近傍の電圧Ｖａと電圧
ｖｂの電位差であるために、従来のものと比較して電圧
Ｖａが電源電圧Ｖｃｃに近い分だけ、その電位差ΔＶは
大きい値となる。従って、センスアンプ等の負担を軽減
することや、センスアンプのゲインを大きくすることが
でき、高速動作が可能となる。
また、プロセス面においては、本実施例のメモリ装置は
、闇値電圧ｖ０の低いようなＮＭＯＳトランジスタを設
ける必要がなく、ＣＭＯＳプロセスをそのまま適用して
回路を構成することができる。このため、工程増加等の
問題も解決されることになる。
、闇値電圧ｖ０の低いようなＮＭＯＳトランジスタを設
ける必要がなく、ＣＭＯＳプロセスをそのまま適用して
回路を構成することができる。このため、工程増加等の
問題も解決されることになる。
なお、上記メモリセルの構造は、高抵抗負荷型や完全Ｃ
ＭＯ３型等のどちらでも良い、また、本発明のメモリ装
置は、上述の実施例に限定されることなく、その要旨を
逸脱しない範囲での種々の変更が可能である。
ＭＯ３型等のどちらでも良い、また、本発明のメモリ装
置は、上述の実施例に限定されることなく、その要旨を
逸脱しない範囲での種々の変更が可能である。
本発明のメモリ装置は、ビット線を終端する第２の可変
抵抗手段に例えば２ＭＯ３）ランジスタを用いることが
できる。このため、例えばＣＭＯＳプロセスによって、
製造することができ、従って、工程増加によるコストの
増加を防ぐことが可能である。また、その負荷素子とし
て、例えば２ＭＯ３）ランジスタを用いることで、信号
電位差ΔＶを大きくすることができ、高速動作が可能と
なる。
抵抗手段に例えば２ＭＯ３）ランジスタを用いることが
できる。このため、例えばＣＭＯＳプロセスによって、
製造することができ、従って、工程増加によるコストの
増加を防ぐことが可能である。また、その負荷素子とし
て、例えば２ＭＯ３）ランジスタを用いることで、信号
電位差ΔＶを大きくすることができ、高速動作が可能と
なる。
第１図は本発明のメモリ装置の一例の回路図、第２図は
その作動を説明するための波形図、第３図は従来のメモ
リ装置の一例の回路図、第４図は上記従来のメモリ装置
の一例の作動を説明するための波形図である。 ｌ・・・メモリセル ２．３・・・アクセストランジスタ ４．５．６・・・ＰＭＯ３Ｉ−ランジスタフ、８・・・
ＮＭＯＳトランジスタ ＢＬＩ、ＢＬ２・・・ビット線 ＷＬ・・・ワード線 Φ１・・・プリチャージ信号 第１図 第２図 従来例 第３図 ÷へ 第４図
その作動を説明するための波形図、第３図は従来のメモ
リ装置の一例の回路図、第４図は上記従来のメモリ装置
の一例の作動を説明するための波形図である。 ｌ・・・メモリセル ２．３・・・アクセストランジスタ ４．５．６・・・ＰＭＯ３Ｉ−ランジスタフ、８・・・
ＮＭＯＳトランジスタ ＢＬＩ、ＢＬ２・・・ビット線 ＷＬ・・・ワード線 Φ１・・・プリチャージ信号 第１図 第２図 従来例 第３図 ÷へ 第４図
Claims (1)
- 【特許請求の範囲】 一対のビット線間に、それぞれワード線により選択制御
されるアクセストランジスタを有した複数のメモリセル
を有し、各ビット線には、電源電圧にゲート及びドレイ
ンが共通接続される第１の可変負荷手段と、該ビット線
を終端して電源電圧にソースが接続される第２の可変負
荷手段が設けられ、 上記ワード線選択前に、上記第２の可変負荷手段を用い
てプリチャージ動作させることを特徴とするメモリ装置
。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036712A JPH01211394A (ja) | 1988-02-19 | 1988-02-19 | メモリ装置 |
| US07/312,865 US5054000A (en) | 1988-02-19 | 1989-02-17 | Static random access memory device having a high speed read-out and flash-clear functions |
| EP93202350A EP0574094B1 (en) | 1988-02-19 | 1989-02-20 | Memory devices |
| EP19890301639 EP0331322A3 (en) | 1988-02-19 | 1989-02-20 | Memory devices |
| DE68927552T DE68927552T2 (de) | 1988-02-19 | 1989-02-20 | Speichervorrichtungen |
| US07/636,578 US5047985A (en) | 1988-02-19 | 1991-01-02 | Static random access memory device having a high speed read-out and precharging arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036712A JPH01211394A (ja) | 1988-02-19 | 1988-02-19 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01211394A true JPH01211394A (ja) | 1989-08-24 |
Family
ID=12477373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036712A Pending JPH01211394A (ja) | 1988-02-19 | 1988-02-19 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01211394A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04289585A (ja) * | 1991-01-28 | 1992-10-14 | Mitsubishi Electric Corp | スタティックｒａｍ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812193A (ja) * | 1981-07-15 | 1983-01-24 | Toshiba Corp | 半導体メモリ |
| JPS58146088A (ja) * | 1982-02-22 | 1983-08-31 | Nec Corp | メモリ回路 |
| JPS59116986A (ja) * | 1982-12-23 | 1984-07-06 | Toshiba Corp | 半導体記憶装置 |
| JPS61222089A (ja) * | 1985-03-28 | 1986-10-02 | Sony Corp | イコライズ・プリチヤ−ジ回路 |
| JPS6452282A (en) * | 1987-06-27 | 1989-02-28 | Samsung Semiconductor Tele | Precharging circuit of semiconductor memory device |
-
1988
- 1988-02-19 JP JP63036712A patent/JPH01211394A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812193A (ja) * | 1981-07-15 | 1983-01-24 | Toshiba Corp | 半導体メモリ |
| JPS58146088A (ja) * | 1982-02-22 | 1983-08-31 | Nec Corp | メモリ回路 |
| JPS59116986A (ja) * | 1982-12-23 | 1984-07-06 | Toshiba Corp | 半導体記憶装置 |
| JPS61222089A (ja) * | 1985-03-28 | 1986-10-02 | Sony Corp | イコライズ・プリチヤ−ジ回路 |
| JPS6452282A (en) * | 1987-06-27 | 1989-02-28 | Samsung Semiconductor Tele | Precharging circuit of semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04289585A (ja) * | 1991-01-28 | 1992-10-14 | Mitsubishi Electric Corp | スタティックｒａｍ |
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