JPS61222089A - イコライズ・プリチヤ−ジ回路 - Google Patents
イコライズ・プリチヤ−ジ回路Info
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- JPS61222089A JPS61222089A JP60064552A JP6455285A JPS61222089A JP S61222089 A JPS61222089 A JP S61222089A JP 60064552 A JP60064552 A JP 60064552A JP 6455285 A JP6455285 A JP 6455285A JP S61222089 A JPS61222089 A JP S61222089A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明はスタティックＲＡＭにおけるビット線のイコラ
イズ・プリチヤージ回路に関する。 〔発明の概要〕 本発明は、１対の相補ビット線に直列に接続されたプリ
チャージ用ＭＯ３）ランジスタに時分割で適宜のゲート
バイアスを与えて高抵抗の能動負荷とすること罠よって
、アクセス時間を短縮したものである。 〔従来の技術〕 従来、ＭＯＳトランジスタを構成要素とするメそリセル
を多数配列し、任意に選択したアドレスに従って、情報
を書込み、または、読出す機能を有するＭＯＳメモリが
電子計算機の記憶装置等に広く使用されている。 まず、第４図〜第６図を参照しながら、従来のＭＯＳメ
モリについ
イズ・プリチヤージ回路に関する。 〔発明の概要〕 本発明は、１対の相補ビット線に直列に接続されたプリ
チャージ用ＭＯ３）ランジスタに時分割で適宜のゲート
バイアスを与えて高抵抗の能動負荷とすること罠よって
、アクセス時間を短縮したものである。 〔従来の技術〕 従来、ＭＯＳトランジスタを構成要素とするメそリセル
を多数配列し、任意に選択したアドレスに従って、情報
を書込み、または、読出す機能を有するＭＯＳメモリが
電子計算機の記憶装置等に広く使用されている。 まず、第４図〜第６図を参照しながら、従来のＭＯＳメ
モリについ
【説明する。
第４図に従来のＭＯＳメモリの構成例を示す。
この第４図において、 （１（ｌはメモリセルであって
、負荷抵抗器ｔｔＵ及びＣ１２＋並びにＮチャンネルＭ
ＯＳトランジスタ（１３及び（１４１から成るフリップ
フロップ回路を有し、電流のオン・オフによって情報を
記憶するスタティック型である。このようなメモリセル
ａαが多数集まってメモリマトリクス（図示を省略）が
構成される。 Ｃ！】）はＸアドレス（ワード線）、■及びのは１対の
相補Ｙアドレス（ビット線及びビット線）であって、読
出しまたは書込みの場合、図示を省略したＸデコーダに
よってワード線（２１＋が選択されると。 このワード線＋２１１に接続されたメモリセルａＧ内の
ＭＯＳ）ランジスタα５１ 、 （１６１がオン状態に
なって、メモリセル帥が活性化される。この場合、同じ
ワード線１２１＋に接続されたメモリセルのすべてが活
性化されるので、所定のＹアドレス、即ちビット線曽及
びビット線（ハ）に接続されたＭＯＳ）ランジスタ（至
）及び漫が、Ｙ選択線（２）を介して、図示を省略した
Ｘデコーダによってオン状態とされ、所定のメモリセル
ααだけが活性化されて、情報の曹込み、読出しが可能
と、なる。 ■は読出し増幅器を全体として示し、ビット線（２３及
びビット線（ハ）が読出し増幅器Ｃ３（ｊの初段の差動
増幅回路６υに接続され、差動増幅回路Ｃ３１１の出力
は駆動段の反転増幅回路（至）及び出力段の緩衝増幅回
路−によって所要レベルまで増幅され、出力端子（ロ）
に導出される。 ＰチャンネルＭＯＳトランジスタｔ、４１）及び４ｚは
ビット線の及びビット線＠の能動負荷であって、そのド
レインがビット線＠及びビットＩＩｉ！（２）にそれぞ
れ接続され、そのソースが共に電源端子ＴＰに接続され
ると共に、そのゲートが接地される。プリチャージ用の
ＰチャンネルＭＯＳトランジスタｆ４３１及び０４）の
ソース及びドレインはそれぞれＭＯＳ）ランジスタ（４
Ｉ）及び（４２１のソース及びドレインと並列に接続さ
れると共に、各ドレインの接続中点Ｐ及びＱに、即ちビ
ット１１！（２２＋及びビット縁（ハ）に、イコライズ
用のＰチャンネルＭＯＳトランジスタ（４５１のソース
及びドレインが接続される。３個のＭＯＳトランジスタ
（ハ）、（４滲及び（４！１９の各ゲートは共にクロッ
ク入力端子（４６！に接続される。このように、能動負
荷用、プリチャージ用及びイコライズ用の各トランジス
タをすべてＰチャンネルＭＯＳトランジスタで構成する
と、集積回路内部のパターンレイプラトがしやす（なる
。 第４図の従来のＭＯＳメモリの動作は次のとおりである
。 まず、メモリセルｔＩＧ内のフリップフロップを構成す
る一方のＭＯＳ ）ランジスタαＪがオン状態であり、
他方のＭＯＳ）ランジスタＩがオフ状態であるとする。 また、ビット線のの電位は電源電圧ＶＤＤとアース電位
との中間にあり、ビット線（ハ）の電位は電源電圧に等
しいものとする。能動負荷用ＭＯＳトランジスタ０υ及
び（４２は、そのゲートが共に接地されているので、常
丁にオン状態にあり、ビット線ｃ！３の浮遊容量Ｃ２２
はＭＯＳ）ランジスタ０υを介して充電されつつある。 第５図Ａに示すようなアドレス入力に基づき、図示を省
略したＸデコーダ及びＸデコーダによって、ワード線Ｃ
Ｉ！１１が選択されると共に、ビット線（２２＋及びビ
ット線（ハ）が選択される。そうすると、メモリセルｔ
ｔｔｍ内のＭＯＳ）ランジスタＵ及び（１６）がオン状
態になる。 と〜で、第５図Ａに示すようなアドレス入力から、図示
を省略したアドレス遷移検出回路によって作られた、第
５図Ｂに示すようなりロックｌｘがクロック入力端子α
Ｇに供給される。このクロック１ｗが”Ｌ″になると、
プリチャージ用及びイコライズ用の３個のＭＯＳ）ラン
ジスタ（４３、（４４１及び（４９は、各ゲートがアー
ス電位になるので、充分な駆動能力を有してオン状態と
なる。ビット線＠及びビットｉ１！（ハ）はサイズの大
きいＭＯＳ）ランジスタ（４５１によって実質的に短絡
されると共に、ビット１Ｔ２ａの浮遊容量Ｃ２２はプリ
チャージ用ＭＯＳトランジスタ卿のドレイン電流をも加
えて速かに充電される。また、ビット線（ハ）の浮遊容
量Ｃ２３はＣ２２と同一電位になるまで放電される。 なお、これらの浮遊容量Ｃ２２及びＣ２３はＮチャンネ
ルのメモリセルＣ１（ＩのＮ型拡散層と基板間のＰＮ接
合容量（拡散容量）を含むが、ビット線の及びビット線
（ハ）が共に電源電圧ＶＤＤ近くまでプリチャージされ
るため、拡散容量を減少させることができる。 上述のようなイコライズ動作及びプリチャージ動作の終
了後に、一方の能動負荷用ＭＯＳトランジスタ０υ及び
プリチャージ用ＭＯＳトランジスタαＪ並びに他方の能
動負荷用ＭＯＳトランジスタ（４２及びプリチャージ用
ＭＯＳトランジスタ（４勾を介し。 て、電源端子ＴＰからビット線のに電流が流入し、この
電流がメそリセルααの吸込み電流ＩｎとしてＭＯＳ）
ランジスタ叫及び０３を流れる。ビット線圏、即ちＰ点
の電位は、これらのオン状態にあるＭＯＳ）ランジスタ
Ｃ１３１及びａ９並びに０υ〜（４つから構成される等
価的な抵抗分圧器によって、電源端子ＴＰＫ供給される
例えば５ｖの直流電圧ＶＤＤが分圧されたものとなる。 また、ビット線（ハ）、即ちＱ点もＰ点と同電位となる
。この電位をｖＥＱとする。 クロックＩ！ＩＥが１Ｈ″になると、ＭＯＳ）ランジス
タｕ３〜（ハ）の各ゲートの電圧は電源電圧ＶＤＤまで
上昇するので、ＭＯＳ ）ランジスタ（ハ）〜（４５）
は共にオフ状態となる。メ七すセルαα内のＭＯＳ）ラ
ンジスタα滲がオフ状態であるから、ビット線圏との接
続を解除されたビット線＠には吸込み電流ＩＢは流れず
、その電位は、浮遊容量Ｃ２３とＭＯＳ）ランジスタ（
４２１の等価抵抗とで定まる時定数に従って、電源電圧
ＶＤＤまで上昇する。 一方、ビットＩＩｉ！）の吸込み電流ＩＢは能動負荷用
ＭＯＳトランジスタ（４Ｄだけに流れるようになる。 ＭＯＳ）ランジスタ（４υ中の電圧降下はイコライズ動
作時のそのソース・ドレイン間電圧を上廻り、Ｐ点の電
位は、ＭＯＳ）ランジスタ（１３１、（１５１及び０υ
から構成される等価的な抵抗分圧器（Ｃよって電源電圧
ＶＤＤを分圧した値■Ｌまで下降し、その速度は浮遊容
量Ｃ２２と等価的抵抗分圧器とに依存する。 このようにして、Ｐ点及びＱ点間に生じた電位差は、読
出し増幅器■の差動増幅回路６１）で増幅され、反転増
幅回路３つ及び緩衝増幅回路−を介して、出力端子（至
）に導出される。この場合、読出し増幅器■の出力は、
第５図Ｃに示されるような、メモリセル（１１のデータ
であって、アドレス決定からデータが読出されるまでの
時間（アクセス時間）Ｔａｃはなるべく短かいことが好
ましい。 メモリセルαＧのデータが読出されると、端子０Ｑにク
ロックＩＪＥが印加され、前述と同様にして、Ｐ点及び
Ｑ点の電位は、それぞれＶＤＤ及びｖＬかも共にＶＩＱ
に復し、第５図Ｃに示すように、データ出力は消滅する
。 〔発明が解決しようとする問題点〕 こへで、第４図の従来のＭＯＳメモリの動作とアクセス
時間との関係について、第６図を参照しながら、更に説
明を加える。 前述のとおり、クロックｌｘが１Ｌ”である期間中、ビ
ット線＠及びビット・・線（ハ）、即ちＰ点及びＱ点の
電位は、第６図の実線（１）に示すように、共にＶＥＱ
である。クロックＩ！Ｊｖ、が１Ｈ″となった時刻ｔ□
から、Ｐ点及びＱ点の電位は、模式的に１点鎖線（２）
及び（３）に示すように、それぞれ所定の割合で下降し
、上昇する。この遷移期間において、Ｐ点及びＱ点の電
位がそれぞれ所定の基準電位ＶＲＢ及びＶＲＴに到達し
た点（２ａ）及び（３ａ）の時刻ｔ２からメモリセル（
１０１のデータが読出される。 従って、アクセス時間を短かくするためには、遷移期間
を短くして、換言すれば、第６図の１点鎖線（２１、（
３）のような緩傾斜の変化特性から、実線（４） 、
（５１のような急傾斜の変化特性にして、Ｐ点及びＱ点
の電位がそれぞれ基準電位■ＲＢ及びＶＲＴに到達する
点（４ａ）及び（５ａ）の時刻なｔｌに早めればよい。 ところで、上述のように電圧が時間と共に変化する場合
、Ｖ＝ＩＲ，従−’） テｄＶ／ｄｔ ＝ Ｒ−ｄＩ／
ｄｉ テあるから、電圧変化特性の傾斜は、抵抗値及び
電流変化率（単位時間当りの変化量）に依存する。 ところが、従来のイコライズ・プリチヤージ回路では、
能動負荷のＭＯＳ）ランジスタ（４１）、（４ｚがトラ
イオード領域で動作しているので、充分大きな負荷抵抗
値を得ることが困難であるという問題があった。 また、電流変化率は、前述のように、ビット線四の浮遊
容量Ｃ２２に基づく時定数によって自ら定まるが、メモ
リセルＣ１Ｃｌ内の各ＭＯＳトランジスタのサイズを大
きくして、吸込み電流ＩＢを大きく設定し、第６図に破
線（６）で示すように、Ｐ点の最終電位をｖＬよりも低
いＶＬＬまで下降させるようにすれば、単位時間当りの
電圧変化量が大きくなって、遷移期間内にＰ点の電位が
下側基準電位ＶＢ、 ｖｃ到達する時刻をｔｌにするこ
とができる。 しかしながら、この場合は、電流のオン・オフ時のパル
ス性ノイズが大きくなって、メモリが誤動作する虞があ
る。また、最終電位が必要以上に下降しているので、第
６図において、時刻ｔ４から始まる次のサイクルのイコ
ライズ動作で、同図に破！ （６ｂ）に示すように、負
荷抵抗が高い場合の遷移区間（４ｂ）と同じ傾斜でＰ点
の電位が立上っても、高抵抗負荷時のイコライズ動作完
了時刻ｔ５では、Ｐ点の電位とＱ点の電位が未だ等しく
ならない、即ち、短時間で充分なイコライズ動作を行な
えない場合が起るという問題があった。 か〜る点に鑑み、本発明の目的は、上述の問題点を解消
したイコライズ・プリチヤージ回路を提供することにあ
る。 〔問題点を解決するための手段〕 本発明は１対の相補ビット線の、［有］間に接続され、
そのゲートにイコライズパルスｌｖｘが供給されて１対
の相補ビット線＠、ｒ２３を短絡してイコライズ動作を
行なうイコライズ用ＭＯＳトランジスタωと、１対の相
補ビット線＠、ｒ２３にそれぞれ直列に接続された１対
のプリチャージ用ＭＯＳトランジスタ（財）、５５１か
ら成るイコライズ・プリチヤージ回路において、 １対のプリチャージ用ＭＯＳトランジスタ（財）。 （ト）の各ゲートには、イコライズパルス１ｙａ１と同
相ではあるが、１対のプリチャージ用ＭＯＳトランジス
タ（ロ）、（ト）が非プリチャージ期間にオン抵抗とオ
フ抵抗との中間の抵抗値を呈するような電圧を有するパ
ルスｌｚｚを与えるようにしたイコライズ・プリチヤー
ジ回路である。 〔作用〕 かよる本発明によれば、プリチャージ用ＭＯＳトランジ
スタ６４１ 、６５１が時分割で高抵抗の能動負荷とし
て用いられるため、アクセス時間が短縮される。 〔実施例〕 以下、第１図〜第３図を参照しながら、本発明によるイ
コライズ・プリチヤージ回路の一実施例について説明す
る。 本発明の一実施例の構成を第１図に示す。この第１図に
おいて第４図に対応する部分には同一の符号を付して重
複説明を省略する。 第１図において、そのゲートがドレインに接続されてダ
イオード化されたＰチャンネルＭＯＳトランジスタロυ
のソースが電源端子Ｔｐに接続され。 このＭＯＳ ）ランジスタ（５１１のドレインにＰチャ
ンネルＭＯＳトランジスタ＠及び曹の各ソースが接続さ
れる。ＭＯＳ ）ランジスタ（５２１及びＱの各ゲート
は接地され、各ドレインはビット線（２３及びビット線
ωにそれぞれ接続される。Ｐチャンネ／Ｉ／ＭＯＳトラ
ンジスタ（ロ）及び５５１の各ソースが電源端子ＴＰに
接続されると共に、各ドレインがそれぞれＭＯＳトラン
ジスタ５２１及び（至）のドレインに接続される。 各ドレインの接続中点Ｒ及びＳＥＰチャンネルＭＯ８）
ランジス・りωのソース及びドレインがそれぞれ接続さ
れる。 ２個のＮチャンネルＭＯＳ）ランジスタＩＩ）及び１３
が電源端子ＴＰと大地間に直列に接続されると共に、一
方のＭＯＳ）ランジスタロのゲートはインバータ關を介
してクロック入力端子−に接続され、他方のＭＯＳ）ラ
ンジスタロのゲートは直接に入力端子−に接続される。 両ＭＯＳトランジスタロ及びＩ２１の接続中点ＴがＭＯ
Ｓ ）ランジスタロ及び（ト）の各ゲートに共通に接続
されると共に、ＰチャンネルＭＯＳトランジスタ□□□
及びＮチャンネルＭＯＳ ）ランジスタａυのゲートが
接続される。 その余の構成は第４図の従来例と同様である。 本実施例の動作は次のとおりである。 まず、メモリセルαＣ，ワード線（２１＋、ビット線Ω
及びビット線（ハ）の初期状態は前述の従来例の初期状
態と同一であるとする。 こ〜で、第２図Ａに示すようなアドレス入力から、図示
を省略したアドレス遷移検出回路によって作られた、第
２図Ｂに示すようなりロックｌｙｔ。 がクロック入力端子（財）に供給される。このクロッフ
タＥは、インバーターで反転されて、第２図Ｃに示すよ
うな大振幅のクロッフタＥｌとなってイコライズ用ＭＯ
Ｓトランジスタωのゲートに直接に供給されると共に、
ＭＯＳ ）ランジスタロυ及び６３から成る反転バッフ
ァによって、第２図りに示すような小振幅のクロック７
１１１２とされて、ＭＯＳトランジスタ（ロ）及び（ト
）の各ゲートに共通に供給される。 両クロックｌＥ１及びｌｒ、２が′″Ｌ″となると、３
個のＭＯＳ）ランジスタロ荀、（ト）及び（ト）は、各
ゲートがアース電位になるので、充分な駆動能力を有し
てオン状態となり、従来例と同様に、イコライズ動作及
びプリチャージ動作が同一タイミングで速かに完了する
◎ 非イコライズ期間に、大振幅のクロックｊ’Ｅ１が′Ｈ
”となり、イコライズ用ＭＯＳトランジスタωは、その
ゲート電圧が電源電圧ＶＤＤまで上昇するので、オフ状
態となり、ビット線のとビット線（ハ）との接続が解除
される。非イコライズ期間と同一タイミングの非プリチ
ャージ期間に、小振幅のクロックｌｐｔ、２が１Ｈ”に
なり、両ＭＯＳトランジスタ（財）及び州の各ゲート電
圧も上昇する。しかしながら、反転バッファのＭＯＳ）
ランジスタロ１）のスレッショルド電圧Ｖｔｈ及び基板
効果Ａ’ｔｈの影響で、例えばＶＤＤが５ｖの場合、小
振幅クロックｌｚ２の＠Ｈ”レベルは約３ｖに過ぎない
。このため、両ＭＯＳトランジスタロ４１及び（ト）は
、飽和領域に近い状態にバイアスされて定電流負荷とな
り、その等価抵抗値は、オン状態の抵抗値とオフ状態の
抵抗値との中間の値となり、従来例の能動負荷ＭＯＳト
ランジスタ（４１） 、 １３のそれに比べて、かなり
高抵抗となる。従って、ビットＭＥ及びビットＩＮ＜２
３には、第３図に実線（４１、（５１で示すように１そ
れぞれメモリセ／ｌ／（ｌαに流れ込む電流１．及び工
１によって急傾斜で立下り、立上るデータ信号電圧が生
じ、アクセス時間を短くすることができる。 上述の動作説明から判るように、本実施例においては、
ＭＯＳ ）ランジスタ（財）及び（ト）は、それぞれプ
リチャージ動作、能動負荷動作を時分割で行なっている
。 また、本実施例においては、ビット線＠、ビット線（ハ
）がそれぞれクランプ用ＭＯＳトランジスタロυ及び６
３または槌を介して電源端子ＴＰに接続されている。こ
のため、メモリセルαＧに流れ込む電流ＩＢまたはＩｎ
による、能動負荷用ＭＯＳトランジスタロａまたは０中
の電圧降下が、クランプ用ＭＯＳトランジスタロ１のス
レショルド電圧Ｖｔｈ トこのＭＯＳ）ランジスタロを
介して電源端子ＴＰに接続されている、ＭＯＳ ）ラン
ジスタ５２または■の基板効果電圧７ｖｔｈとの和を超
えた場合、換言すれば、Ｒ点または８点の電位が所定の
最終電位■Ｌより僅かに低い電位ＶＣＬ ＝ ＶＤＤ
（Ｖｔｈ＋ΔＶｔｈ）を割った場合、ＭＯＳトランジ
スタ６１１及び６４または（ト）を通って電流が流れて
、第３図に破線（７）で示すよ５に、Ｒ点または８点の
電位はＶＣＬまで回復する。従って、本実施例において
は、ビット線ｒ２２またはビット線圏の最終電位が下り
過ぎることばな（、メモリが誤動作したり、イコライズ
動作が不充分であったりする虞はない。 〔発明の効果〕 以上詳述のように、本発明によれば、ビット線、ビット
線のプリチャージ兼能動負荷ＭＯＳトランジスタのゲー
トバイア゛スを適宜に設定して高抵抗値を得たので、続
出し時のアクセス時間を短縮することができる。 また、ビット線、ビット線をクランプしているので、そ
の最終電位が低下し過ぎることがなく、読出し動作が安
定する。
、負荷抵抗器ｔｔＵ及びＣ１２＋並びにＮチャンネルＭ
ＯＳトランジスタ（１３及び（１４１から成るフリップ
フロップ回路を有し、電流のオン・オフによって情報を
記憶するスタティック型である。このようなメモリセル
ａαが多数集まってメモリマトリクス（図示を省略）が
構成される。 Ｃ！】）はＸアドレス（ワード線）、■及びのは１対の
相補Ｙアドレス（ビット線及びビット線）であって、読
出しまたは書込みの場合、図示を省略したＸデコーダに
よってワード線（２１＋が選択されると。 このワード線＋２１１に接続されたメモリセルａＧ内の
ＭＯＳ）ランジスタα５１ 、 （１６１がオン状態に
なって、メモリセル帥が活性化される。この場合、同じ
ワード線１２１＋に接続されたメモリセルのすべてが活
性化されるので、所定のＹアドレス、即ちビット線曽及
びビット線（ハ）に接続されたＭＯＳ）ランジスタ（至
）及び漫が、Ｙ選択線（２）を介して、図示を省略した
Ｘデコーダによってオン状態とされ、所定のメモリセル
ααだけが活性化されて、情報の曹込み、読出しが可能
と、なる。 ■は読出し増幅器を全体として示し、ビット線（２３及
びビット線（ハ）が読出し増幅器Ｃ３（ｊの初段の差動
増幅回路６υに接続され、差動増幅回路Ｃ３１１の出力
は駆動段の反転増幅回路（至）及び出力段の緩衝増幅回
路−によって所要レベルまで増幅され、出力端子（ロ）
に導出される。 ＰチャンネルＭＯＳトランジスタｔ、４１）及び４ｚは
ビット線の及びビット線＠の能動負荷であって、そのド
レインがビット線＠及びビットＩＩｉ！（２）にそれぞ
れ接続され、そのソースが共に電源端子ＴＰに接続され
ると共に、そのゲートが接地される。プリチャージ用の
ＰチャンネルＭＯＳトランジスタｆ４３１及び０４）の
ソース及びドレインはそれぞれＭＯＳ）ランジスタ（４
Ｉ）及び（４２１のソース及びドレインと並列に接続さ
れると共に、各ドレインの接続中点Ｐ及びＱに、即ちビ
ット１１！（２２＋及びビット縁（ハ）に、イコライズ
用のＰチャンネルＭＯＳトランジスタ（４５１のソース
及びドレインが接続される。３個のＭＯＳトランジスタ
（ハ）、（４滲及び（４！１９の各ゲートは共にクロッ
ク入力端子（４６！に接続される。このように、能動負
荷用、プリチャージ用及びイコライズ用の各トランジス
タをすべてＰチャンネルＭＯＳトランジスタで構成する
と、集積回路内部のパターンレイプラトがしやす（なる
。 第４図の従来のＭＯＳメモリの動作は次のとおりである
。 まず、メモリセルｔＩＧ内のフリップフロップを構成す
る一方のＭＯＳ ）ランジスタαＪがオン状態であり、
他方のＭＯＳ）ランジスタＩがオフ状態であるとする。 また、ビット線のの電位は電源電圧ＶＤＤとアース電位
との中間にあり、ビット線（ハ）の電位は電源電圧に等
しいものとする。能動負荷用ＭＯＳトランジスタ０υ及
び（４２は、そのゲートが共に接地されているので、常
丁にオン状態にあり、ビット線ｃ！３の浮遊容量Ｃ２２
はＭＯＳ）ランジスタ０υを介して充電されつつある。 第５図Ａに示すようなアドレス入力に基づき、図示を省
略したＸデコーダ及びＸデコーダによって、ワード線Ｃ
Ｉ！１１が選択されると共に、ビット線（２２＋及びビ
ット線（ハ）が選択される。そうすると、メモリセルｔ
ｔｔｍ内のＭＯＳ）ランジスタＵ及び（１６）がオン状
態になる。 と〜で、第５図Ａに示すようなアドレス入力から、図示
を省略したアドレス遷移検出回路によって作られた、第
５図Ｂに示すようなりロックｌｘがクロック入力端子α
Ｇに供給される。このクロック１ｗが”Ｌ″になると、
プリチャージ用及びイコライズ用の３個のＭＯＳ）ラン
ジスタ（４３、（４４１及び（４９は、各ゲートがアー
ス電位になるので、充分な駆動能力を有してオン状態と
なる。ビット線＠及びビットｉ１！（ハ）はサイズの大
きいＭＯＳ）ランジスタ（４５１によって実質的に短絡
されると共に、ビット１Ｔ２ａの浮遊容量Ｃ２２はプリ
チャージ用ＭＯＳトランジスタ卿のドレイン電流をも加
えて速かに充電される。また、ビット線（ハ）の浮遊容
量Ｃ２３はＣ２２と同一電位になるまで放電される。 なお、これらの浮遊容量Ｃ２２及びＣ２３はＮチャンネ
ルのメモリセルＣ１（ＩのＮ型拡散層と基板間のＰＮ接
合容量（拡散容量）を含むが、ビット線の及びビット線
（ハ）が共に電源電圧ＶＤＤ近くまでプリチャージされ
るため、拡散容量を減少させることができる。 上述のようなイコライズ動作及びプリチャージ動作の終
了後に、一方の能動負荷用ＭＯＳトランジスタ０υ及び
プリチャージ用ＭＯＳトランジスタαＪ並びに他方の能
動負荷用ＭＯＳトランジスタ（４２及びプリチャージ用
ＭＯＳトランジスタ（４勾を介し。 て、電源端子ＴＰからビット線のに電流が流入し、この
電流がメそリセルααの吸込み電流ＩｎとしてＭＯＳ）
ランジスタ叫及び０３を流れる。ビット線圏、即ちＰ点
の電位は、これらのオン状態にあるＭＯＳ）ランジスタ
Ｃ１３１及びａ９並びに０υ〜（４つから構成される等
価的な抵抗分圧器によって、電源端子ＴＰＫ供給される
例えば５ｖの直流電圧ＶＤＤが分圧されたものとなる。 また、ビット線（ハ）、即ちＱ点もＰ点と同電位となる
。この電位をｖＥＱとする。 クロックＩ！ＩＥが１Ｈ″になると、ＭＯＳ）ランジス
タｕ３〜（ハ）の各ゲートの電圧は電源電圧ＶＤＤまで
上昇するので、ＭＯＳ ）ランジスタ（ハ）〜（４５）
は共にオフ状態となる。メ七すセルαα内のＭＯＳ）ラ
ンジスタα滲がオフ状態であるから、ビット線圏との接
続を解除されたビット線＠には吸込み電流ＩＢは流れず
、その電位は、浮遊容量Ｃ２３とＭＯＳ）ランジスタ（
４２１の等価抵抗とで定まる時定数に従って、電源電圧
ＶＤＤまで上昇する。 一方、ビットＩＩｉ！）の吸込み電流ＩＢは能動負荷用
ＭＯＳトランジスタ（４Ｄだけに流れるようになる。 ＭＯＳ）ランジスタ（４υ中の電圧降下はイコライズ動
作時のそのソース・ドレイン間電圧を上廻り、Ｐ点の電
位は、ＭＯＳ）ランジスタ（１３１、（１５１及び０υ
から構成される等価的な抵抗分圧器（Ｃよって電源電圧
ＶＤＤを分圧した値■Ｌまで下降し、その速度は浮遊容
量Ｃ２２と等価的抵抗分圧器とに依存する。 このようにして、Ｐ点及びＱ点間に生じた電位差は、読
出し増幅器■の差動増幅回路６１）で増幅され、反転増
幅回路３つ及び緩衝増幅回路−を介して、出力端子（至
）に導出される。この場合、読出し増幅器■の出力は、
第５図Ｃに示されるような、メモリセル（１１のデータ
であって、アドレス決定からデータが読出されるまでの
時間（アクセス時間）Ｔａｃはなるべく短かいことが好
ましい。 メモリセルαＧのデータが読出されると、端子０Ｑにク
ロックＩＪＥが印加され、前述と同様にして、Ｐ点及び
Ｑ点の電位は、それぞれＶＤＤ及びｖＬかも共にＶＩＱ
に復し、第５図Ｃに示すように、データ出力は消滅する
。 〔発明が解決しようとする問題点〕 こへで、第４図の従来のＭＯＳメモリの動作とアクセス
時間との関係について、第６図を参照しながら、更に説
明を加える。 前述のとおり、クロックｌｘが１Ｌ”である期間中、ビ
ット線＠及びビット・・線（ハ）、即ちＰ点及びＱ点の
電位は、第６図の実線（１）に示すように、共にＶＥＱ
である。クロックＩ！Ｊｖ、が１Ｈ″となった時刻ｔ□
から、Ｐ点及びＱ点の電位は、模式的に１点鎖線（２）
及び（３）に示すように、それぞれ所定の割合で下降し
、上昇する。この遷移期間において、Ｐ点及びＱ点の電
位がそれぞれ所定の基準電位ＶＲＢ及びＶＲＴに到達し
た点（２ａ）及び（３ａ）の時刻ｔ２からメモリセル（
１０１のデータが読出される。 従って、アクセス時間を短かくするためには、遷移期間
を短くして、換言すれば、第６図の１点鎖線（２１、（
３）のような緩傾斜の変化特性から、実線（４） 、
（５１のような急傾斜の変化特性にして、Ｐ点及びＱ点
の電位がそれぞれ基準電位■ＲＢ及びＶＲＴに到達する
点（４ａ）及び（５ａ）の時刻なｔｌに早めればよい。 ところで、上述のように電圧が時間と共に変化する場合
、Ｖ＝ＩＲ，従−’） テｄＶ／ｄｔ ＝ Ｒ−ｄＩ／
ｄｉ テあるから、電圧変化特性の傾斜は、抵抗値及び
電流変化率（単位時間当りの変化量）に依存する。 ところが、従来のイコライズ・プリチヤージ回路では、
能動負荷のＭＯＳ）ランジスタ（４１）、（４ｚがトラ
イオード領域で動作しているので、充分大きな負荷抵抗
値を得ることが困難であるという問題があった。 また、電流変化率は、前述のように、ビット線四の浮遊
容量Ｃ２２に基づく時定数によって自ら定まるが、メモ
リセルＣ１Ｃｌ内の各ＭＯＳトランジスタのサイズを大
きくして、吸込み電流ＩＢを大きく設定し、第６図に破
線（６）で示すように、Ｐ点の最終電位をｖＬよりも低
いＶＬＬまで下降させるようにすれば、単位時間当りの
電圧変化量が大きくなって、遷移期間内にＰ点の電位が
下側基準電位ＶＢ、 ｖｃ到達する時刻をｔｌにするこ
とができる。 しかしながら、この場合は、電流のオン・オフ時のパル
ス性ノイズが大きくなって、メモリが誤動作する虞があ
る。また、最終電位が必要以上に下降しているので、第
６図において、時刻ｔ４から始まる次のサイクルのイコ
ライズ動作で、同図に破！ （６ｂ）に示すように、負
荷抵抗が高い場合の遷移区間（４ｂ）と同じ傾斜でＰ点
の電位が立上っても、高抵抗負荷時のイコライズ動作完
了時刻ｔ５では、Ｐ点の電位とＱ点の電位が未だ等しく
ならない、即ち、短時間で充分なイコライズ動作を行な
えない場合が起るという問題があった。 か〜る点に鑑み、本発明の目的は、上述の問題点を解消
したイコライズ・プリチヤージ回路を提供することにあ
る。 〔問題点を解決するための手段〕 本発明は１対の相補ビット線の、［有］間に接続され、
そのゲートにイコライズパルスｌｖｘが供給されて１対
の相補ビット線＠、ｒ２３を短絡してイコライズ動作を
行なうイコライズ用ＭＯＳトランジスタωと、１対の相
補ビット線＠、ｒ２３にそれぞれ直列に接続された１対
のプリチャージ用ＭＯＳトランジスタ（財）、５５１か
ら成るイコライズ・プリチヤージ回路において、 １対のプリチャージ用ＭＯＳトランジスタ（財）。 （ト）の各ゲートには、イコライズパルス１ｙａ１と同
相ではあるが、１対のプリチャージ用ＭＯＳトランジス
タ（ロ）、（ト）が非プリチャージ期間にオン抵抗とオ
フ抵抗との中間の抵抗値を呈するような電圧を有するパ
ルスｌｚｚを与えるようにしたイコライズ・プリチヤー
ジ回路である。 〔作用〕 かよる本発明によれば、プリチャージ用ＭＯＳトランジ
スタ６４１ 、６５１が時分割で高抵抗の能動負荷とし
て用いられるため、アクセス時間が短縮される。 〔実施例〕 以下、第１図〜第３図を参照しながら、本発明によるイ
コライズ・プリチヤージ回路の一実施例について説明す
る。 本発明の一実施例の構成を第１図に示す。この第１図に
おいて第４図に対応する部分には同一の符号を付して重
複説明を省略する。 第１図において、そのゲートがドレインに接続されてダ
イオード化されたＰチャンネルＭＯＳトランジスタロυ
のソースが電源端子Ｔｐに接続され。 このＭＯＳ ）ランジスタ（５１１のドレインにＰチャ
ンネルＭＯＳトランジスタ＠及び曹の各ソースが接続さ
れる。ＭＯＳ ）ランジスタ（５２１及びＱの各ゲート
は接地され、各ドレインはビット線（２３及びビット線
ωにそれぞれ接続される。Ｐチャンネ／Ｉ／ＭＯＳトラ
ンジスタ（ロ）及び５５１の各ソースが電源端子ＴＰに
接続されると共に、各ドレインがそれぞれＭＯＳトラン
ジスタ５２１及び（至）のドレインに接続される。 各ドレインの接続中点Ｒ及びＳＥＰチャンネルＭＯ８）
ランジス・りωのソース及びドレインがそれぞれ接続さ
れる。 ２個のＮチャンネルＭＯＳ）ランジスタＩＩ）及び１３
が電源端子ＴＰと大地間に直列に接続されると共に、一
方のＭＯＳ）ランジスタロのゲートはインバータ關を介
してクロック入力端子−に接続され、他方のＭＯＳ）ラ
ンジスタロのゲートは直接に入力端子−に接続される。 両ＭＯＳトランジスタロ及びＩ２１の接続中点ＴがＭＯ
Ｓ ）ランジスタロ及び（ト）の各ゲートに共通に接続
されると共に、ＰチャンネルＭＯＳトランジスタ□□□
及びＮチャンネルＭＯＳ ）ランジスタａυのゲートが
接続される。 その余の構成は第４図の従来例と同様である。 本実施例の動作は次のとおりである。 まず、メモリセルαＣ，ワード線（２１＋、ビット線Ω
及びビット線（ハ）の初期状態は前述の従来例の初期状
態と同一であるとする。 こ〜で、第２図Ａに示すようなアドレス入力から、図示
を省略したアドレス遷移検出回路によって作られた、第
２図Ｂに示すようなりロックｌｙｔ。 がクロック入力端子（財）に供給される。このクロッフ
タＥは、インバーターで反転されて、第２図Ｃに示すよ
うな大振幅のクロッフタＥｌとなってイコライズ用ＭＯ
Ｓトランジスタωのゲートに直接に供給されると共に、
ＭＯＳ ）ランジスタロυ及び６３から成る反転バッフ
ァによって、第２図りに示すような小振幅のクロック７
１１１２とされて、ＭＯＳトランジスタ（ロ）及び（ト
）の各ゲートに共通に供給される。 両クロックｌＥ１及びｌｒ、２が′″Ｌ″となると、３
個のＭＯＳ）ランジスタロ荀、（ト）及び（ト）は、各
ゲートがアース電位になるので、充分な駆動能力を有し
てオン状態となり、従来例と同様に、イコライズ動作及
びプリチャージ動作が同一タイミングで速かに完了する
◎ 非イコライズ期間に、大振幅のクロックｊ’Ｅ１が′Ｈ
”となり、イコライズ用ＭＯＳトランジスタωは、その
ゲート電圧が電源電圧ＶＤＤまで上昇するので、オフ状
態となり、ビット線のとビット線（ハ）との接続が解除
される。非イコライズ期間と同一タイミングの非プリチ
ャージ期間に、小振幅のクロックｌｐｔ、２が１Ｈ”に
なり、両ＭＯＳトランジスタ（財）及び州の各ゲート電
圧も上昇する。しかしながら、反転バッファのＭＯＳ）
ランジスタロ１）のスレッショルド電圧Ｖｔｈ及び基板
効果Ａ’ｔｈの影響で、例えばＶＤＤが５ｖの場合、小
振幅クロックｌｚ２の＠Ｈ”レベルは約３ｖに過ぎない
。このため、両ＭＯＳトランジスタロ４１及び（ト）は
、飽和領域に近い状態にバイアスされて定電流負荷とな
り、その等価抵抗値は、オン状態の抵抗値とオフ状態の
抵抗値との中間の値となり、従来例の能動負荷ＭＯＳト
ランジスタ（４１） 、 １３のそれに比べて、かなり
高抵抗となる。従って、ビットＭＥ及びビットＩＮ＜２
３には、第３図に実線（４１、（５１で示すように１そ
れぞれメモリセ／ｌ／（ｌαに流れ込む電流１．及び工
１によって急傾斜で立下り、立上るデータ信号電圧が生
じ、アクセス時間を短くすることができる。 上述の動作説明から判るように、本実施例においては、
ＭＯＳ ）ランジスタ（財）及び（ト）は、それぞれプ
リチャージ動作、能動負荷動作を時分割で行なっている
。 また、本実施例においては、ビット線＠、ビット線（ハ
）がそれぞれクランプ用ＭＯＳトランジスタロυ及び６
３または槌を介して電源端子ＴＰに接続されている。こ
のため、メモリセルαＧに流れ込む電流ＩＢまたはＩｎ
による、能動負荷用ＭＯＳトランジスタロａまたは０中
の電圧降下が、クランプ用ＭＯＳトランジスタロ１のス
レショルド電圧Ｖｔｈ トこのＭＯＳ）ランジスタロを
介して電源端子ＴＰに接続されている、ＭＯＳ ）ラン
ジスタ５２または■の基板効果電圧７ｖｔｈとの和を超
えた場合、換言すれば、Ｒ点または８点の電位が所定の
最終電位■Ｌより僅かに低い電位ＶＣＬ ＝ ＶＤＤ
（Ｖｔｈ＋ΔＶｔｈ）を割った場合、ＭＯＳトランジ
スタ６１１及び６４または（ト）を通って電流が流れて
、第３図に破線（７）で示すよ５に、Ｒ点または８点の
電位はＶＣＬまで回復する。従って、本実施例において
は、ビット線ｒ２２またはビット線圏の最終電位が下り
過ぎることばな（、メモリが誤動作したり、イコライズ
動作が不充分であったりする虞はない。 〔発明の効果〕 以上詳述のように、本発明によれば、ビット線、ビット
線のプリチャージ兼能動負荷ＭＯＳトランジスタのゲー
トバイア゛スを適宜に設定して高抵抗値を得たので、続
出し時のアクセス時間を短縮することができる。 また、ビット線、ビット線をクランプしているので、そ
の最終電位が低下し過ぎることがなく、読出し動作が安
定する。
第１図は本発明によるイコライズ・プリチヤージ回路の
一実施例を示すブロック図、第２図及び第３図は第１図
の実施例の動作を説明するための線図、第４図は従来の
イコライズ・プリチヤージ回路の構成例を示すブロック
図、Ｉｎ５図及び第６図は第４図の従来例の動作を説明
するための線図である。 ｔｔｏはメモリセル、＠はビット線、（至）はビット線
、Ｄ９．− − 籟 第２図 弯 第３図 第４図 第５図 従来のチタ胱ボし宜イ鴫友形 第６図
一実施例を示すブロック図、第２図及び第３図は第１図
の実施例の動作を説明するための線図、第４図は従来の
イコライズ・プリチヤージ回路の構成例を示すブロック
図、Ｉｎ５図及び第６図は第４図の従来例の動作を説明
するための線図である。 ｔｔｏはメモリセル、＠はビット線、（至）はビット線
、Ｄ９．− − 籟 第２図 弯 第３図 第４図 第５図 従来のチタ胱ボし宜イ鴫友形 第６図
Claims (1)
- 【特許請求の範囲】 １対の相補ビット線間に接続され、そのゲートにイコ
ライズパルスが供給されて上記１対の相補ビット線を短
絡してイコライズ動作を行なうイコライズ用ＭＯＳトラ
ンジスタと、上記１対の相補ビット線にそれぞれ直列に
接続された１対のプリチャージ用ＭＯＳトランジスタか
ら成るイコライズ・プリチヤージ回路において、 上記１対のプリチヤージ用ＭＯＳトランジスタの各ゲー
トには、上記イコライズパルスと同相ではあるが、上記
１対のプリチヤージ用ＭＯＳトランジスタが非プリチヤ
ージ期間にオン抵抗とオフ抵抗との中間の抵抗値を呈す
るような電圧を有するパルスを与えるようにしたことを
特徴とするイコライズ・プリチヤージ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064552A JPS61222089A (ja) | 1985-03-28 | 1985-03-28 | イコライズ・プリチヤ−ジ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064552A JPS61222089A (ja) | 1985-03-28 | 1985-03-28 | イコライズ・プリチヤ−ジ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61222089A true JPS61222089A (ja) | 1986-10-02 |
Family
ID=13261498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064552A Pending JPS61222089A (ja) | 1985-03-28 | 1985-03-28 | イコライズ・プリチヤ−ジ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61222089A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6460892A (en) * | 1987-06-24 | 1989-03-07 | Intel Corp | Decoder circuit for coupling data stored in memory with detector |
| JPH01211394A (ja) * | 1988-02-19 | 1989-08-24 | Sony Corp | メモリ装置 |
| US5185719A (en) * | 1989-10-14 | 1993-02-09 | International Business Machines Corp. | High speed dynamic, random access memory with extended reset/precharge time |
-
1985
- 1985-03-28 JP JP60064552A patent/JPS61222089A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6460892A (en) * | 1987-06-24 | 1989-03-07 | Intel Corp | Decoder circuit for coupling data stored in memory with detector |
| JPH01211394A (ja) * | 1988-02-19 | 1989-08-24 | Sony Corp | メモリ装置 |
| US5185719A (en) * | 1989-10-14 | 1993-02-09 | International Business Machines Corp. | High speed dynamic, random access memory with extended reset/precharge time |
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