JPH048878B2 - - Google Patents

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JPH048878B2
JPH048878B2 JP61215591A JP21559186A JPH048878B2 JP H048878 B2 JPH048878 B2 JP H048878B2 JP 61215591 A JP61215591 A JP 61215591A JP 21559186 A JP21559186 A JP 21559186A JP H048878 B2 JPH048878 B2 JP H048878B2
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Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、高い信頼性をもつて読取り及び書込
みが可能な５−トランジスタメモリーセルを用い
たメモリー回路に関する。
＜従来の技術＞ 第４図はInte15101（商品名）メモリーセルに類
似する公知の６−トランジスタCMOSメモリー
セルを示す。トランジスタT′１，T′２，T′３及
びT′４は一般に約1nAの定常電流を供給される交
差結合ラツチをなしている。トランジスタT′５
及びT′６は、列セレクトライン（アドレスライ
ン）がハイレベル（５ボルト）の時に、ビツトラ
イン（データライン）をラツチに結合するような
ゲートデバイス（パストランジスタ）をなすもの
である。出力信号Ｑは、Ｎチヤネルエンハンスメ
ントモードトランジスタT′３がオフであつてＰ
チヤネルエンハンスメントモードトランジスタ
T′４がオンの時に論理１であり、これらの状態
が反転した時には論理０となる。読取り及び書込
みは左右のビツトラインにより行われる。
例えば、第４図のメモリーセルからデータを読
み出す場合に、列セレクトラインにハイレベル信
号が加えられ、トランジスタT′５及びT′６を導
通させる。ノードＡが論理０（０ボルト）であつ
てノードＢが論理１（５ボルト）である場合、左
側のビツトラインは右側のビツトラインよりも低
い電圧レベルに充電される。これらの２つのビツ
トラインは通常これらのビツトラインの電圧レベ
ルの差を増幅するような図示されない差動増幅器
に接続されている。この増幅された差が、所定の
設計基準に基づき、論理０または論理１として判
断される。
このメモリーセルにビツト信号を書き込む場
合、ノードＡを左側ビツトラインと同一論理レベ
ルにドライブしかつノードＢを右側ビツトライン
と同一論理レベルにドライブするような（第４図
には図示されていない）書込みドライバにより、
列セレクトラインをハイレベル（５ボルト）に
し、左右ビツトラインがそれぞれ異なる状態に充
電される。この時、６−トランジスタメモリーセ
ルには、信頼性をもつて読取り及び書込みが行な
われるために、２つのゲートデバイス（パストラ
ンジスタ）及び２つのビツトラインが必要であ
る。６−トランジスタメモリーセルをNMOS技
術により実現することも可能である。上記したよ
うな技術背景に関しては、Holt著、“Electronic
Circuits”、293〜294頁（John Wiley and Sons、
1978年）を参照されたい。
＜発明が解決しようとする問題点＞ このような従来技術の諸問題に鑑み、本発明の
主な目的は、単一のデータラインを用いることに
より、しかも信頼性高く読取り及び書込みが可能
な５−トランジスタメモリーセルを用いたメモリ
ー回路、及びそのようなメモリー回路を有するメ
モリ装置を提供することにある。
＜問題点を解決するための手段＞ 本発明のメモリー回路に使用されるメモリーセ
ルは、第１及び第２のインバータを有し、第１の
インバータの出力が第２のインバータの入力に接
続され、第２のインバータの出力が第１のインバ
ータの入力に接続され、しかも単一のゲート（パ
ス）トランジスタが第１のインバータの入力と単
一のビツトラインとの間に接続されている。
本発明のある実施例によれば、前記メモリーセ
ルは例えば外部に設けられたパストランジスタの
ゲートを制御したり、論理ゲートに入力信号を供
給するなどの目的で、メモリー回路の外部に設け
られた回路に該メモリーセルの状態を定常的に伝
達するような第１及び第２の出力ノード（リー
ド）を備えている。
一般に、複数の５−トランジスタメモリーセル
が共通のデータラインに接続される。本発明の１
つの側面によれば、読取りに際してメモリーセル
の記憶内容を狂わせる可能性を減少させるために
パストランジスタのゲートに於ける信号の立上り
時間を増大させるための手段が設けられている。
本発明の別の側面によれば、第１のインバータの
トリガー点即ち電圧は、書込みに際してパストラ
ンジスタのゲートに加えられる電圧から、ボデイ
効果（基板バイアス効果）を考慮した閾値電圧以
上を引いた値が選択され、また第２のインバータ
に於けるＮチヤネルトランジスタ及びＰチヤネル
トランジスタのチヤネル寸法に対するパストラン
ジスタのチヤネル寸法が、メモリーセルへの書込
みが高い信頼性をもつて行なわれるように定めら
れる。
本発明の別の実施例によれば、読取りの障害を
少なくするために、記憶されたビツトを読み取る
前に、データラインに所定の第１の電位をプリチ
ヤージするための回路を備える。
本発明の更に別の実施例によれば、パストラン
ジスタのゲートに、読取りに際して第１の電圧を
印加し、かつ書込みに際して第２の電圧を印加す
ると共に、読取り動作の前にデータラインを第３
の電位にプリチヤージするような回路が設けられ
ている。これらの電圧レベルは、読取りに対する
障害を最小化するように定められる。
＜実施例＞ 以下、本発明の好適実施例を添付の図面につい
て詳しく説明する。
第１図は本発明に基づくメモリー回路に使用さ
れるメモリーセル１００の一実施例を示す。メモ
リーセル１００はＮチヤネルエンハンスメントモ
ードトランジスタＮ３とインバータINV１及び
INV２を有する。
インバータINV１はＰチヤネルエンハンスメ
ントモードトランジスタＰ１及びＮチヤネルエン
ハンスメントモードトランジスタＮ１を有する。
トランジスタＰ１のソース１は例えば５ボルト±
10％であつて良い電位VCCを有する正の電源に接
続されているが、この電源電圧は他の電位であつ
ても良いことは云うまでもない。トランジスタＰ
１のドレイン２はトランジスタＮ１のドレイン４
に接続され、トランジスタＮ１のソースは接地さ
れている。トランジスタＰ１及びＮ１のゲート３
及び６はそれぞれセンスノードＡに接続されてお
り、これらのトランジスタの共通なドレイン２，
４は出力ノードＢに接続されている。
インバータINV２はＰチヤネルエンハンスメ
ントモードトランジスタＰ２とＮチヤネルエンハ
ンスメントモードトランジスタＮ２とを有する。
トランジスタＰ２のソース７はVCCの電位を有す
る正の電源に接続されている。トランジスタＰ２
のドレイン８はトランジスタＮ２のドレイン１０
に接続されており、トランジスタＮ２のソース１
１は接地されている。トランジスタＰ２及びＮ２
のゲート９及び１２はそれぞれ出力ノードＢに接
続されている。これらのトランジスタのドレイン
８及び１０はセンスノードＡに接続されている。
動作時には、ノードＢに現われる出力信号は、例
えば他のトランジスタのゲート制御信号などとし
て（第１図には示されていない）外部回路のため
に常時利用し得る。
データラインDMはパストランジスタＮ３を介
してセンスノードＡに接続されている。トランジ
スタＮ３のゲート１５はアドレスラインANの電
圧信号により制御される。トランジスタＮ３のソ
ース／ドレイン１３はデータラインDMに接続さ
れ、トランジスタＮ３のソース／ドレイン１４は
センスノードＡに接続されている。
本実施例のメモリーセル１００の１つの利点
は、出力ノードＢに現われた信号を用いて、一般
には連続的に（第１図には示されていない）外部
回路を制御しつつ、メモリーセル１００の記憶内
容即ちノードＡに記憶されている信号を読取り動
作により繰返し調査して、ノードＢに現われる出
力信号を劣化させることなくメモリーセルの記憶
内容を元の状態のまま確認し得る点にある。しか
も、所望に応じて、外部回路を制御するためにノ
ードＢに現われる信号に対する補数信号が必要と
なつた場合、ノードＡをも出力ノードとして利用
することができる。これが、第１図に於ける破線
の矢印により示されている。センスノードＢに於
ける電圧レベルは、読取りに際して若干劣化する
場合も考えられる。
センスノードＡに論理０が記憶されており、メ
モリーセル１００に論理１を書き込みたい場合、
トランジスタＮ３のソース／ドレイン１４に加え
られる信号が、インバータINV２のトランジス
タＮ２を流れる電流によるプルダウン効果にも拘
らず、インバータINV１のトリガー電位よりも
センスノードＡの電位を高くできる程度に十分で
なければならない。一般にインバータのトリガー
点即ち電位は、そのゲート（入力）電位がその出
力電位に等しくなるような電位である。逆に、セ
ンスノードＡが論理１を記憶し、センスノードＡ
に論理０を書き込みたい場合、トランジスタＮ３
のソース／ドレイン１４に加えられる信号は、イ
ンバータINV２のトランジスタＰ２によるプル
アツプ効果にも拘らず、インバータINV１のト
リガー電位よりセンスノードＡの電位を低くでき
る程度に十分でなければならない。
メモリーセル１００へのデータの書込む要領及
びトランジスタＮ１，Ｎ２，Ｎ３，Ｐ１及びＰ２
のパラメータの選択要領は、以下の例を考慮する
ことにより自ずと理解されよう。
例 １ 例えば、メモリーセル１００が論理０を記憶し
てる場合、即ちノードＡの電圧レベルが０ボルト
（論理０）であつてインバータINV１の出力信号
がVCC（論理１）である場合を考える。データラ
インDM上の電位VCCを有する論理１をノードＤに
記憶させようとしており、電位VCCをゲート１５
に加えることによりトランジスタＮ３がオンであ
ると仮定する。ソース／ドレイン１３の電位VCC
及びゲート１５の電位VCCにより、ソース／ドレ
イン１４の電位がVCC−VTH（Ｎ３）以下となる。
VTH（Ｎ３）はボデイ効果を考慮したトランジス
タＮ３の閾電圧値である。従つて、VTRIG（INV
１）により表わされるインバータINV１のトリ
ガー電位が、VCC−VTH（Ｎ３）より小さい値に定
められる。
これは、インバータINV１のプルダウントラ
ンジスタＮ１のチヤネル長さに対するチヤネル幅
の比に対するプルアツプトランジスタＰ１のチヤ
ネル長さに対するチヤネル幅の比の比を十分に小
さくすることにより達成される。例えば、VCCが
５ボルトであつて、トランジスタＮ１及びＰ１の
チヤネル幅及びチヤネル長さが次の第１表により
与えられるものとすると、インバータINV１の
トリガー電位が２ボルトより小さくなる。
第１表 トランジスタ チヤネル幅 チヤネル長さ P1 5μｍ 2.5μｍ N1 9.75μｍ 2.5μｍ インバータINV１のトリガー電位がVCC−VTH
（Ｎ３）未満となるようにトランジスタＰ１及び
Ｎ１のチヤネル幅及びチヤネル長さを定めた後、
ノードＡに於ける電位がインバータINV１のト
リガー電位TPよりも高くなるように、トランジ
スタＮ３のチヤネル寸法に対するトランジスタＮ
２のチヤネル寸法を定める。
トランジスタＮ３及びＮ２が両方共オンの場
合、これらは電圧分割器として機能し、センスノ
ードＡに於ける電位がVCC×（Ｒ（N2）／（Ｒ
（N2）＋Ｒ（N3）））により与えられるようになる。
ここでＲ（Ｎ２）はトランジスタＮ２により与え
られるチヤネル抵抗値であり、Ｒ（Ｎ３）はトラ
ンジスタＮ３により与えられるチヤネル抵抗値で
ある。Ｒ（Ｎ２）はＬ（Ｎ２）／Ｗ（Ｎ２）に直接
比例し、Ｒ（Ｎ３）はＬ（Ｎ３）／Ｗ（Ｎ３）に直
接比例する。但し、Ｌ（Ｎ２）はトランジスタＮ
２のチヤネル長さであり、Ｗ（Ｎ２）はトランジ
スタＮ２のチヤネル幅であり、Ｌ（Ｎ３）はトラ
ンジスタＮ３のチヤネル長さであり、Ｗ（Ｎ３）
はトランジスタＮ３のチヤネル幅である。このよ
うにして、各トランジスタのチヤネル長さ及びチ
ヤネル幅を適切に定めることにより、VCC
（RN2）／（Ｒ（N2）＋Ｒ（N3）））がインバータ
INV１のトリガー電位TPよりも高くなるように
することができる。
或る実施例に於て、パストランジスタＮ３のチ
ヤネル長さが2.5μｍであつて、そのチヤネル幅が
7.5μｍであつた。また、トランジスタＮ２のチヤ
ネル長さは4μｍであつて、そのチヤネル幅は4μ
ｍであつた。この場合、Ｒ（N2）／（Ｒ（N2）＋
Ｒ（N3）））は0.6に等しかつた。従つてノードＡ
の電位はインバータINV１のトリガー電位より
も高くなる。センスノードＡの電位がトリガー電
位VTRIG（INV１）よりも高くなると、ノードＢの
電位がローレベルとなり、インバータINV２の
出力信号がハイレベルとなり、センスノードＡを
VCCレベルに高める。
例 ２ メモリーセル１００に論理０を書き込む場合
に、データラインDMの電位が０ボルトであつて、
アドレスラインANの電位がVCCであつて、ノード
Ａに電位VCC（論理１）が記憶されているものと
する。トランジスタＰ２及びＮ３が両方共オン状
態であれば、インバータINV２のプルアツプト
ランジスタＰ２及びトランジスタＮ３が電圧分割
器として機能することにより、センスノードＡに
於ける電位がVCC（Ｒ（N3）／Ｒ（N3）＋Ｒ（P2）））
となる。但し、Ｒ（Ｐ２）はトランジスタＰ２の
チヤネル抵抗値であり、Ｒ（Ｎ３）はトランジス
タＮ３のチヤネル抵抗値である。トランジスタＰ
２のチヤネル抵抗値はＬ（Ｐ２）／Ｗ（Ｐ２）に直
接比例する。但し、Ｌ（Ｐ２）はトランジスタＰ
２のチヤネル長さであり、Ｗ（Ｐ２）はトランジ
スタＰ２のチヤネル幅である。Ｎチヤネルトラン
ジスタＮ３のチヤネル抵抗値はＬ（Ｎ３）／Ｗ（Ｎ
３）に直接比例する。但し、Ｌ（Ｎ３）はトラン
ジスタＮ３のチヤネル長さであり、Ｗ（Ｎ３）は
トランジスタＮ３のチヤネル幅である。各トラン
ジスタのチヤネル長さ及びチヤネル幅は、センス
ノードＡの電位がインバータINV１のトリガー
電位を下回るように選択される。
ある実施例に於ては、インバータINV２のト
ランジスタＰ２のチヤネル幅が4μｍであつて、
そのチヤネル幅が6μｍであつた。この場合、係
数Ｒ（N3）／（Ｒ（N3）＋Ｒ（P2））が0.1であつ
た。この場合、センスノードＡの電位は、インバ
ータINV１のトリガー電位を下回ることとなる。
尚、INV１のトランジスタのチヤネル寸法は上
記した第１表に記載されている。センスノードＡ
の電位がトリガー電位を下回ると、ノードＢの出
力信号がハイレベルとなり、インバータINV２
の出力信号がローレベルとなり、その結果センス
ノードＡが０ボルトにドライブされる。上記した
分析は、図示されない書込みドライバのプルアツ
プトランジスタ及びプルダウントランジスタのチ
ヤネル抵抗値が、トランジスタＰ２，Ｎ２及びＮ
３のチヤネル抵抗値よりもかなり小さい（10％以
下）を仮定したものである。
センスノードＡに記憶されたデータ信号を、パ
ストランジスタＮ３を介してデータラインDMに
伝達することにより、メモリーセルの内容を乱す
ことなく、センスノードＡに記憶されたデータ信
号を読み取り得るのが好ましい。読み取られるべ
き信号は、トランジスタＮ３のソース／ドレイン
１３に現われる信号である。
一般に、第１図に示されているメモリーセル１
００と同様の多数のメモリーセルに接続されたも
のであつて良いデータラインDMは、センスノー
ドＡの静電容量よりも大きな静電容量を有する。
ノードＡに記憶されている値を読み取るために、
アドレスラインANをハイレベルにしてパストラ
ンジスタＮ３をオンにすると、メモリーセルの内
容即ちノードＡの電位は、電荷の一部が流出する
ことにより乱されることが考えられる。読取りに
際して、メモリーセルの内容を乱す危険を減少さ
せるためには以下に記載する手法を用いることが
できる。
まず、アドレスラインANの電圧の上昇率を低
下させるために、アドレスラインANの立上り時
間を増大させることができる。こうすることによ
り、トランジスタＮ３がより緩慢にオンになり、
メモリーセル１００がノードＡに記憶されたデー
タ内容を変えることなく、電荷の一部が流出する
ことにより擾乱に対処することができる。例え
ば、電位VCCがノードＡに記憶されている場合、
トランジスタＮ３がオンになる時、ノードＡの電
位がVTRIG（INV１）を下回ることがないように立
上り時間が十分に長い必要がある。ノードＡに０
ボルトが記憶されている場合、トランジスタＮ３
がオンになる時、ノードＡの電位がVTRIG（INV
１）に達することがないようにアドレスライン
ANの信号の立上り時間が十分に長い必要がある。
典型的なアドレスラインの立上り時間は200ns以
上である。アドレスラインANの立上り時間は、
アドレスドライバとして図示されない「弱い」プ
ルアツプトランジスタを用いることにより増大さ
せることができる。ここで、「弱い」とは、プル
アツプトランジスタのチヤネル長さに対するチヤ
ネル幅が小さいことを意味する。
読取りに際してメモリーセル１００の内容を乱
さないようにするための第２の手法としては、デ
ータラインDMを予めVTRIG（INV１）にプリチヤ
ージすることが考えられる。
データラインDMが電位VTRIG（INV１）にプリ
チヤージされ、電位VCCを有する読取り信号がア
ドレスラインANに加えられたものと仮定する。
センスノードＡにVCC（論理１）が記憶されてい
る場合には、インバータINV２のプルアツプト
ランジスタＰ２及びパストランジスタＮ３が電圧
分割器を構成し、センスノードＡの電位はVTRIG
（INV１）を下回ることがない。
同様に、センスノードＡに０ボルト（論理０）
が記憶されている場合には、トランジスタＮ２及
びＮ３が抵抗分割器を構成し、データラインDM
がVTRIG（INV１）にプリチヤージされるため、セ
ンスノードＡの電位はVTRIG（INV１）を上回るこ
とがない。或る実施例に於ては、データライン
DMをVTRIG（INV１）にプリチヤージするために、
第２図に示す回路が用いられる。
第２図に示されているVTRIG（INV１）プリチヤ
ージ回路は、Ｐチヤネルエンハンスメントモード
トランジスタＴ１と、Ｎチヤネルエンハンスメン
トモードトランジスタＴ２と、Ｎチヤネルエンハ
ンスメントモードトランジスタＴ３とを有する。
第３図に示されているように、トランジスタＴ１
のソース２０は、正の電源VCCに接続されてい
る。トランジスタＴ１のドレイン２１はトランジ
スタＴ２のドレイン２３に接続され、トランジス
タＴ２のソース２４は接地されている。トランジ
スタＴ１及びＴ２のゲート２２及び２５はそれぞ
れトランジスタＴ１及びＴ２の共通なドレインに
接続されていると共に、パストランジスタＴ３の
ドレイン２６にも接続されている。トランジスタ
Ｔ３のソース２７はデータラインDMに接続され、
トランジスタＴ３のゲート２８はプリチヤージ信
号φ（プリチヤージ）に接続されている。トラン
ジスタＴ１及びＴ２からなる「インバータ」は、
第１図に示されているインバータINV１と同様
のトリガー電位を有するように設計されている。
プリチヤージサイクルでは、プリチヤージ信号
φ（プリチヤージ）がVCCにセツトされ、これに
よりＮチヤネルパストランジスタＴ３がオンにな
り、データラインDMがVTRIG（INV１）のレベル
にプリチヤージされる。ここでは、VTRIG（INV
１）が、φ（プリチヤージ）−VTH，Ｔ３のレベル
よりも低い電圧と仮定する。プリチヤージ信号φ
（プリチヤージ）は図示されていない制御回路に
よりローレベルにされ、パストランジスタＮ３の
ゲート１５に接続されているアドレスラインAN
がハイにされる直前にパストランジスタＴ３をオ
フにする。
読取り過程に於て、メモリーセル１００の記憶
内容を乱さないようにする第３の手法として、デ
ータラインDMをVCCにプリチヤージし、かつアド
レスラインANのハイレベルをVTRIG（INV１）に
セツトする方法がある。これらの条件は、第３図
に示された回路により具現化することができる。
このような条件下にあつては、メモリーセル１０
０に記憶されている値がVCC（論理１）である場
合、パストランジスタＮ３がオフ状態のままであ
り、かつソース／ドレイン１３に於て検出される
値がVCC（論理１）であつて、センスノードＡの
内容が乱されることがない。
他方、メモリーセル１００に記憶されている値
が０ボルト（論理０）である場合、センスノード
Ａが充電され得る最大電圧がVTRIG（INV1）−VTH
（Ｎ３）となる。これは、ソース／ドレイン１４
の電位がこの値に達した時にトランジスタＮ３が
遮断されることによる。従つて、論理０の読取り
動作は、VTH（Ｎ３）に等しいノイズマージン即
ち雑音余裕度を有することになる。これは、アド
レスラインANの立上り時間や、データラインDM
の静電容量とセンスノードＡの静電容量との間の
不釣合、或いはトランジスタＮ３とトランジスタ
Ｐ２またはＮ２との間のチヤネル抵抗値の比に拘
らず、メモリーセル１００の記憶内容が読取り動
作によつて破壊されないことが保障される点で好
適な手法であると云うことができる。この第３の
手法では、書込み動作の際にアドレスラインAN
が電圧VCCに充電され、読取り動作の際には、ア
ドレスラインANがVTRIG（INV１）に充電される
ことが必要である。これを数式で表わせば、以下
の通りである。
Ｖ（アドレス供給）＝VCC（書込み時） ＝VTRIG（INV1）（読取り時） このようなアドレス供給電源を第３図のように
して具現化することができる。第３図に示された
アドレス供給回路９０はＰチヤネルエンハンスメ
ントモードトランジスタTA１と、Ｎチヤネルエ
ンハンスメントモードトランジスタTA２と、Ｎ
チヤネルエンハンスメントモードトランジスタ
TA４、Ｐチヤネルエンハンスメントモードトラ
ンジスタTA３を有する。第３図に示されている
ように、トランジスタTA１のソース３０は正の
電源VCCに接続されている。トランジスタTA１
のドレイン３１はトランジスタTA２のドレイン
３３に接続され、トランジスタTA２のソース３
４はトランジスタTA４のドレイン３６に接続さ
れ、トランジスタTA４のソース３７は接地され
ている。ＰチヤネルトランジスタTA３のソース
３９は電源VCCに接続されており、トランジスタ
TA３のドレイン４０はトランジスタTA１及び
TA２のゲート３２及び３５に接続されていると
共に、トランジスタTA１及びTA２の共通なド
レインに接続されている。
トランジスタTA３及びTA４のゲート４１及
び３８はラインの信号により制御される。
読取りモードでは、０ボルト信号がライン
に加えられ、ＮチヤネルトランジスタTA４をオ
フにする。すると、ＰチヤネルトランジスタTA
３がＶ（アドレス供給）をVCCに充電する。この
場合、書込みモードでは、アドレスラインANを
充電するのに十分な電流をアドレスドライバ７０
に供給し得るように、トランジスタTA３を十分
に大型にしておく必要がある。読取りモードで
は、VCC（論理１）がラインに加えられる。
これにより、ＰチヤネルトランジスタTA３がオ
フになり、ＮチヤネルトランジスタTA４がオン
になる。
チヤネル長さ及びチヤネル幅を適切に選択する
ことにより、トランジスタTA１，TA２及びTA
４からなる前記回路を、出力ノード４５に於ける
電位Ｖ（アドレス供給）が第１図に示されたイン
バータINV１のトリガー電位と等しくなるよう
にすることができる。このようにして、Ｖ（アド
レス供給）がVTRIG（INV１）に等しくなる。ここ
で、読取りモードに於てアドレスラインANを充
電するのに十分な電流をアドレスドライバ７０に
供給し得るように、トランジスタTA１を十分に
大型なものにしておく必要がある。或る実施例に
於ては、トランジスタTA１及びTA３がそれぞ
れ2.5μｍのチヤネル長さおよび30μｍのチヤネル
幅を有し、トランジスタTA２及びTA４が2.5μ
ｍのチヤネル長さ及び108μｍのチヤネル幅を有
する。
アドレスドライバ７０は、論理回路という意味
で、アドレスクロツク信号を受けるための入力リ
ード５４とアドレスセレクト信号を受けるための
入力リード５５とを有するNORゲートを構成す
る。
リード５４は、Ｐチヤネルエンハンスメントモ
ードトランジスタ５２のゲート５８及びインバー
タ５６にアドレスクロツク信号を供給し、インバ
ータ５６の出力信号はＮチヤネルエンハンスメン
トモードトランジスタ５０のゲート６１を制御す
る。更に、リード５４はＮチヤネルエンハンスメ
ントモードトランジスタ６６のゲート６５にも接
続されている。
リード５５はＰチヤネルエンハンスメントモー
ドトランジスタ５３のゲート５９及びインバータ
５７にアドレスセレクト信号を供給し、インバー
タ５７の出力信号はＮチヤネルエンハンスメント
モードトランジスタ５１のゲート６２を制御す
る。リード５５はＮチヤネルエンハンスメントモ
ードトランジスタ６４のゲート６３にも接続され
ている。
トランジスタ５０及び５１とトランジスタ５２
及び５３とは、直列に接続された２つのトランス
フアゲートを構成する。ここで、アドレスクロツ
ク及びアドレスセレクト両信号がローレベル（０
ボルト）であれば、トランジスタ５０及び５１と
トランジスタ５２及び５３とがいずれもオンにな
り、Ｎチヤネルトランジスタ６４及び６６がオフ
になることから、電圧Ｖ（アドレス供給）がアド
レスラインANに伝送される。
電源VCCとデータラインDMとの間にはＰチヤネ
ルエンハンスメントモードトランジスタ８０が接
続されている。データラインDMは、低レベル
（０ボルト）の（プリチヤージ）信号をリード
８２を介してゲート８１に加えることによりVCC
にプリチヤージされる。
第３図について前記した第３の手法を、Ｐチヤ
ネルトランジスタ８０を、（プリチヤージ）信
号の補数信号であるφ（プリチヤージ）信号によ
り制御されるゲートを有する図示されないＮチヤ
ネルエンハンスメントモードトランジスタにより
置換することにより変更して実施することが可能
である。この実施例の場合、データラインがVCC
−VTのレベルにプリチヤージされることとなる。
但し、VTはＮチヤネルトランジスタの閾値電圧
である。
通常は、メモリーセル１００と同様の複数のメ
モリーセルをデータラインDMに接続する。第３
図はアドレスドライバ７０に接続されたアドレス
ラインANを有するメモリーセルと、図示されな
い同様のアドレスドライバに接続されたアドレス
ラインAN+1に接続されたメモリーセルとを示し
ている。図示されない実施例に於ては、複数のデ
ータラインと複数のアドレスラインと複数のメモ
リーセルとを用い、各メモリーセルが各データラ
インについて行を形成するように接続され、また
各アドレスラインについて列を形成するようにメ
モリーセルを接続することにより四角形のアレイ
を構成している。
上記した実施例は例示のために列挙されたもの
で本発明を限定するものではない。例えば、上記
した回路はCMOS技術に基づくものであつたが、
NMOS技術により同様の回路を構成することも
可能である。
【図面の簡単な説明】
第１図は本発明に基づく５−トランジスタメモ
リーセルを示す回路図である。第２図は第１図に
示されたメモリーセルのデータラインをプリチヤ
ージするための回路を示す回路図である。第３図
は、第１図に示されたメモリーセルのアドレスラ
インに対して、読取り動作時には所定の第１の電
位を供給しかつ書込み時には所定の第２の電圧を
供給するようなアドレス供給電源及びアドレスド
ライバを示すと共に、読取り動作の前に、データ
ラインを第３の電位にプリチヤージするためのプ
リチヤージ回路を示す回路図である。第４図は公
知形式の６−トランジスタメモリーセルを示す回
路図である。 １……ソース、２……ドレイン、３……ゲー
ト、４……ドレイン、５……ソース、６……ゲー
ト、７……ソース、８……ドレイン、９……ゲー
ト、１０……ドレイン、１１……ソース、１２…
…ゲート、１３，１４……ソース／ドレイン、２
０……ソース、２１……ドレイン、２２……ゲー
ト、２３……ドレイン、２４……ソース、２５…
…ゲート、２６……ドレイン、２７……ソース、
２８……ゲート、３０……ソース、３１……ドレ
イン、３２……ゲート、３３……ドレイン、３４
……ソース、３５……ゲート、３６……ドレイ
ン、３７……ソース、３８……ゲート、３９……
ソース、４０……ドレイン、４１……ゲート、４
５……ノード、５０〜５３……トランジスタ、５
４，５５……リード、５６，５７……インバー
タ、５８，５９……ゲート、６１〜６３……ゲー
ト、６４，６６……トランジスタ、７０……アド
レスドライバ、８０……トランジスタ、８１……
ゲート、８２……リード、９０……アドレスドラ
イバ、１００……メモリーセル。

Claims (1)

  1. 【特許請求の範囲】 １ メモリー回路であつて、 入力リードと出力リードとを有する第１のイン
    バータと、 前記第１のインバータの前記出力リードに接続
    された入力リードと出力リードとを有する第２の
    インバータと、 第１のソース／ドレインと、第２のソース／ド
    レインと、コントロールゲートとを有し、前記第
    ２のソース／ドレインが前記第１のインバータの
    前記入力リードと前記第２のインバータの前記出
    力リードとに接続されている単一のパストランジ
    スタと、 前記メモリー回路からデータ信号を読み取る際
    に、前記パストランジスタの前記ゲートに前記第
    １のインバータのトリガー電圧と略等しい所定の
    第１の電位を印加し、前記メモリー回路にデータ
    を書き込む際に、前記パストランジスタの前記ゲ
    ートに前記第１のインバータのトリガー電圧に前
    記パストランジスタの閾値電圧を加えた値より高
    い所定の第２の電位を印加するための電圧印加手
    段とを備えることを特徴とするメモリー回路。 ２ 前記第１のインバータの前記出力リードが、
    外部回路に前記第１のインバータの出力信号を供
    給するために出力ノードに接続されていることを
    特徴とする特許請求の範囲第１項に記載のメモリ
    ー回路。 ３ 前記第２のインバータの前記出力リードが、
    外部回路に前記第２のインバータの出力信号を供
    給するために出力ノードに接続されていることを
    特徴とする特許請求の範囲第２項に記載のメモリ
    ー回路。 ４ 前記第１のインバータが第１のＰチヤネルエ
    ンハンスメントモードトランジスタと第１のＮチ
    ヤネルエンハンスメントモードトランジスタとを
    有し、前記第１のＰチヤネルエンハンスメントモ
    ードトランジスタのソースが正の電源に接続さ
    れ、前記第１のＰチヤネルエンハンスメントモー
    ドトランジスタのドレインが前記第１のＮチヤネ
    ルエンハンスメントモードトランジスタのドレイ
    ンに接続され、前記第１のＮチヤネルエンハンス
    メントモードトランジスタのソースが前記第１の
    電源よりも低い電位の第２の電源に接続されてお
    り、 前記第２のインバータが第２のＰチヤネルエン
    ハンスメントモードトランジスタと第２のＮチヤ
    ネルエンハンスメントモードトランジスタとを有
    し、前記第２のＰチヤネルエンハンスメントモー
    ドトランジスタのソースが前記第１の電源に接続
    され、前記第２のＰチヤネルエンハンスメントモ
    ードトランジスタのドレインが前記第２のＮチヤ
    ネルエンハンスメントモードトランジスタのドレ
    インに接続され、かつ前記第２のＮチヤネルエン
    ハンスメントモードトランジスタのソースが前記
    第２の電源に接続されていることを特徴とする特
    許請求の範囲第１項に記載のメモリー回路。 ５ 前記第１のＰチヤネルエンハンスメントモー
    ドトランジスタのチヤネル長さに対するチヤネル
    幅の比の、前記第１のＮチヤネルエンハンスメン
    トモードトランジスタのチヤネル長さに対するチ
    ヤネル幅の比に対する比が１よりも小さいことを
    特徴とする特許請求の範囲第４項に記載のメモリ
    ー回路。 ６ 前記パストランジスタのチヤネル幅に対する
    チヤネル長さの比が、前記第２のインバータの前
    記第２のＮチヤネルエンハンスメントモードトラ
    ンジスタのチヤネル幅に対するチヤネル長さの比
    よりも小さいことを特徴とする特許請求の範囲第
    ５項に記載のメモリー回路。 ７ 前記第２のＰチヤネルエンハンスメントモー
    ドトランジスタのチヤネル幅に対するチヤネル長
    さの比が、前記パストランジスタのチヤネル幅に
    対するチヤネル長さの比よりも大きいことを特徴
    とする特許請求の範囲第６項に記載のメモリー回
    路。 ８ 前記パストランジスタを介して前記第２のソ
    ース／ドレイン領域に記憶された信号を読み取る
    前に、前記パストランジスタの前記第１のソー
    ス／ドレイン領域を第１の電位にプリチヤージす
    るための手段を更に備えることを特徴とする特許
    請求の範囲第１項に記載のメモリー回路。 ９ 前記パストランジスタの前記第１のソース／
    ドレイン領域をプリチヤージするための手段が、
    前記第１の電位を前記第１のインバータのトリガ
    ー電圧として設定する手段を有することを特徴と
    する特許請求の範囲第８項に記載のメモリー回
    路。 １０ 前記パストランジスタを介してデータを読
    み取る前に、前記パストランジスタの前記第１の
    ソース／ドレインを第３の電位にプリチヤージす
    るための手段を更に備えることを特徴とする特許
    請求の範囲第１項に記載のメモリー回路。 １１ 前記プリチヤージ手段が、電源電圧に接続
    されたソースと、前記第１のソース／ドレインに
    接続されたドレインと、前記第３の電位を前記電
    源電圧のレベルとして設定するためのプリチヤー
    ジ信号を受けるゲートとを有するＰチヤネルトラ
    ンジスタを有することを特徴とする特許請求の範
    囲第１０項に記載のメモリー回路。 １２ 前記プリチヤージ手段が、コントロール信
    号を受けるためのゲートと、ソースと、前記コン
    トロール信号の電圧から前記Ｎチヤネルトランジ
    スタの閾値電圧を引いた値として前記第３の電位
    を設定するためのドレインとを有するＮチヤネル
    トランジスタを有することを特徴とする特許請求
    の範囲第１０項に記載のメモリー回路。 １３ 前記電圧印加手段が、 ゲート、ソース及びドレインを有する第１のＰ
    チヤネルトランジスタと、 ゲート、ソース及びドレインを有する第２のＰ
    チヤネルトランジスタと、 ゲート、ソース及びドレインを有する第１のＮ
    チヤネルトランジスタと、 ゲート、ソース及びドレインを有する第２のＮ
    チヤネルトランジスタとを有し、 前記第１のＰチヤネルトランジスタの前記ソー
    スが第１の電源電圧に接続され、前記第１のＰチ
    ヤネルトランジスタの前記ドレインが前記第１の
    Ｎチヤネルトランジスタの前記ドレインに接続さ
    れ、前記第１のＮチヤネルトランジスタの前記ソ
    ースが前記第２のＮチヤネルトランジスタの前記
    ドレインに接続され、前記第２のＮチヤネルトラ
    ンジスタのソースが前記第１の電源電圧よりも低
    い電位を有する第２の電源電圧に接続され、前記
    第１のＰチヤネルトランジスタ及び前記Ｎチヤネ
    ルトランジスタの前記ゲートが両方共前記第１の
    Ｐチヤネルトランジスタの前記ドレイン、前記第
    １のＮチヤネルトランジスタの前記ドレイン及び
    前記第２のＰチヤネルトランジスタの前記ドレイ
    ンに接続されており、前記第２のＰチヤネルトラ
    ンジスタの前記ソースが前記第１の電源電圧に接
    続され、前記第２のＰチヤネルトランジスタ及び
    前記第２のＮチヤネルトランジスタの前記ゲート
    が書込み信号または読取り信号を受けるリードに
    接続されていることを特徴とする特許請求の範囲
    第１項に記載のメモリー回路。 １４ 並列に接続されたＰチヤネルトランジスタ
    とＮチヤネルトランジスタとからなる少なくとも
    １対のクロツクセレクトトランジスタを介して、
    前記パストランジスタの前記ゲートに印加される
    所定の前記第１及び第２の電位を前記電圧印加手
    段が印加する時を制御するアドレスドライバを更
    に備えることを特徴とする特許請求の範囲第１項
    に記載のメモリー回路。 １５ 少なくとも１対の前記クロツクセレクトト
    ランジスタが２対のクロツクセレクトトランジス
    タからなることを特徴とする特許請求の範囲第１
    ４項に記載のメモリー回路。 １６ 入力リードと出力リードとを有する第１の
    インバータと、前記第１のインバータの前記出力
    リードに接続された入力リードと出力リードとを
    有する第２のインバータと、第１のソース／ドレ
    インと第２のソース／ドレインとコントロールゲ
    ートとを有し、前記第２のソース／ドレインが前
    記第１のインバータの前記入力リードと前記第２
    のインバータの前記出力リードとに接続されてい
    る単一のパストランジスタと、前記メモリー回路
    からデータ信号を読み取る際に前記パストランジ
    スタの前記ゲートを前記第１のインバータのトリ
    ガー電圧と略等しい所定の第１の電位に印加し、
    前記メモリー回路にデータを書き込む際に前記パ
    ストランジスタの前記ゲートを前記第１のインバ
    ータのトリガー電圧に前記パストランジスタの閾
    値電圧を加えた値より高い所定の第２の電位に印
    加するための電圧印加手段とをそれぞれに備える
    複数のメモリー回路と、 前記各メモリー回路の前記パストランジスタの
    前記第１のソース／ドレインに接続されたデータ
    ラインとを備えることを特徴とするメモリーアレ
    イ。 １７ 複数のデータラインと、 複数のアドレスラインと、 入力リードと出力リードとを有する第１のイン
    バータと、前記第１のインバータの前記出力リー
    ドに接続された入力リードと出力リードとを有す
    る第２のインバータと、第１のソース／ドレイン
    と第２のソース／ドレインとコントロールゲート
    とを有し、前記第２のソース／ドレインが前記第
    １のインバータの前記入力リードと前記第２のイ
    ンバータの前記出力リードとに接続されている単
    一のパストランジスタと、前記メモリー回路から
    データ信号を読み取る際に前記パストランジスタ
    の前記ゲートを前記第１のインバータのトリガー
    電圧と略等しい所定の第１の電位に印加し、前記
    メモリー回路にデータを書き込む際に前記パスト
    ランジスタの前記ゲートを前記第１のインバータ
    のトリガー電圧に前記パストランジスタの閾値電
    圧を加えた値より高い所定の第２の電位に印加す
    るための電圧印加手段とをそれぞれに備える複数
    のメモリー回路とを備え、 これらメモリー回路が四角形のアレイに配列さ
    れていると共に、前記各メモリー回路がそれぞれ
    唯１個の前記データライン及び前記アドレスライ
    ンに接続されていることを特徴とするメモリーア
    レイ。 １８ 直列に接続された第１のインバータと第２
    のインバータとを有し、前記第１のインバータの
    入力及び前記第２のインバータの出力がゲートを
    有するパストランジスタに接続され、かつ前記第
    １のインバータの出力が前記第２のインバータの
    入力に接続されるメモリー回路において、該メモ
    リー回路のデータをアクセスするための方法であ
    つて、 データを読み取る場合には、前記第１のインバ
    ータのトリガー電圧に概ね等しい所定の第１の電
    位を前記パストランジスタの前記ゲートに印加
    し、前記第１の電位を前記パストランジスタの前
    記ゲートに印加している間に、前記メモリー回路
    によつてビツトラインに印加される電圧を検出
    し、かつ データを書き込む場合には、前記第１のインバ
    ータのトリガー電圧に前記パストランジスタのボ
    デイ効果を考慮した閾値電圧を加えた値より高い
    所定の第２の電位を前記パストランジスタの前記
    ゲートに印加し、前記第２の電位を前記パストラ
    ンジスタの前記ゲートに印加している間に、書込
    み電圧を前記ビツトラインに印加することを特徴
    とするメモリー回路のデータアクセス方法。
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