JPH01212157A - 多重試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 複数のプロセッサで構成される電子交換機システム等の
信号処理シスムチにおける各プロセッサの装置試験方式
に関し、 プロセッサ毎にコンソール等の付随装置を必要とせず、
各プロセッサで独立に並行して装置試験を行うことを可
能にし、試験時間の短縮を実現することを目的とし、 該各プロセッサ毎に、各々独立なテストプログラムを実
行すると共に該各テストプログラム実行時の空時間に他
のプロセッサとの間で試験に必要なデータの送受信及び
中継を行うモ゛ニタ手段を有し、該各モニタ手段は、所
定のプロセッサに接続された所定のコンソールを多重使
用し、該コンソールとの間で試験に必要なデータの授受
を行いながら前記各テストプログラムを各々独立に実行
することにより、前記各プロセッサの装置試験を並行し
て行うように構成する。

〔産業上の利用分野〕

本発明は、複数のプロセッサで構成される電子交換機シ
ステム等の信号処理システムにおける各プロセッサの装
置試験方式に関する。

〔従来の技術〕

電子交換機システム等における呼処理能力の向上、回線
収容数の増大等を図るため、機能・処理を分散させたシ
ステム構成が有効である。

第４図に、複数のプロセッサで構成される機能・処理分
散型の電子交換機システムの全体構成図を示す。交換ス
イッチＮＷには、例えば各通信回線Ｌ　Ｉ　ＮＥＯ−Ｌ
　ＩＮＥ２に対応して回線接続制御装置ＬＣＯ〜ＬＣ２
が接続され、各回線を収容する。このとき、各通信回線
ＬＩＮＥＯ−ＬＩＮＥ２との間で授受される発呼信号、
着呼信号、又はダイヤルパルス等の呼制御信号は、各回
線接続制御装置ＬＣＯ−ＬＣ２内の各回線プロセッサし
ＰＲＯ〜ＬＰＲ２で処理され、更に各回線プロセッサＬ
ＰＲＯ−ＬＰＲ２は交換スイッチＮＷ内のバケット回線
１等を介して呼処理プロセッサＣＰＲＯと接続され、Ｃ
ＰＲＯが交換スイッチＮＷ全体の呼処理制御を行う。

そして、このような呼処理プロセッサをＣＰＲＯ〜ＣＰ
Ｒ２に示すように複数個設け、呼処理制御を分散して行
うことによりシステム全体の呼処理能力の向上、回線収
容能力の向上を図っている。

このとき管理プロセッサＭＰＲが各呼処理プロセッサＣ
ＰＲＯ〜ＣＰＲ２を一括して制御することにより、シス
テム全体の総合的な制御を行っている。

第５図に、第４図のシステムにおける各プロセッサの構
成例と各プロセッサ間の接続構成を示す。

各回線プロセッサＬＰＲＯ〜ＬＰＲ２、呼処理プロセッ
サＣＰＲＯ〜ＣＰＲ２、及び管理プロセッサＭＰＲは、
＃Ｏ及び＃１に示すように同一構成のものが２重化され
ており、どちらか一方に障害等が発生した場合に他方が
バックアップするように構成されている。

第５図において、ＣＣは中央処理装置であり各プロセッ
サの制御中枢である。ＭＭは主記憶装置であり、各種制
御プログラム、制御データ等を記憶する。ＣＨＣはチャ
ネル装置であり、各種入出力装置とＣＣ，ＭＭとの接続
制御等を行う。ＦＭは外部記憶装置であり、主記憶装置
ＭＭに対する補助記憶装置として動作する。

次に、回線プロセッサＬＰＲＯと呼処理プロセッサＣＰ
ＲＯは、＃０、＃１別に各チャネル装置ＣＨＣに接続さ
れる信号線制御装置ＳＧＣと共通信号線装置Ｃ３Ｈによ
って接続され、ＳＧＣ，Ｃ３Ｅとも第４図の交換スイッ
チＮＷ内のパケット回線１等を介して伝送される信号の
送受信制御を行う。他の回線プロセッサＬＰＲ１、ＬＰ
Ｒ２と呼処理プロセッサＣＰＲＯも上記と同様に接続さ
れ、また、他の呼処理プロセッサＣＰＲＩ　ＣＰＲ２に
も特には図示しない回線プロセッサが同様に接続される
。

更に、呼処理プロセッサＣＰＲＯと管理プロセッサＭＰ
Ｒは、＃０、＃１別に各チャネル装置ＣＨＣに接続され
る各チャネルｔｏチャネルアダプタＯＣＡによって接続
され、各中央処理装置ＣＣ又は各主記憶装置ＭＭ間で伝
送される信号の送受信制御を行う、他の呼処理プロセッ
サＣＰＲ１、ＣＰＲ２と管理プロセッサＭＰＲも上記と
同様に接続される。

また、管理プロセッサＭＰＲの＃０のチャネル装置ＣＨ
Ｃには磁気テープ装置ＭＴが接続され、各種制御プログ
ラム等を記憶している。同じくＣＨＣにはマンマシンイ
ンタフェースである各種制御用のコンソールＶＤＵが接
続される。

上記のような複数のプロセッサで機能・処理の分散を図
った電子交換機システム等において、例えば税調試験（
装置を現地へ搬入してシステムとして組み上げた後、交
換用オンラインソフトウェアが正常に動（に足るハード
ウェアの保証をするために行う試験）等を行う場合、従
来は例えば第５図のＭＰＲの＃０の磁気テープ装置ＭＴ
から＃０の記憶装置ＭＭへ装置試験用のプログラムをロ
ードし、＃０のＣＣがそのプログラムを実行することに
よりＭＰＲ全体の装置試験を行い、それが終了したらＭ
ＰＲの制御の下でＣＰＲＯｌＬＰＲＯｌＬＰＲＩ、・・
・というように順次装置試験を行う方式をとっていた。

また、社内試験時にシステムを組み上げて顧客立合いの
下で行われる検収試験等において、全試験を顧客の面前
で行う時間的余裕がないような場合には、第６図に示す
ように各々プロセッサを分離・独立させ、個々のプロセ
ッサに対してマンマシンインタフェースである入出力用
のコンソールＶＤＵを接続して試験を行っていた。

なお、第５図の斜線を付した各装置は、各プロセッサの
立上げ時に最低限正常に動作する必要のある部分であり
、この部分の動作はあらかじめ正常に動作することが保
証されており、試験対象外である。

〔発明が解決しようとする課題〕

しかし、第５図に示したように、複数のプロセッサで機
能・処理の分散を図った電子交換機システム等において
は、システムの構成要素の数がプロセッサの数に比例し
て増加しており、前記税調試験のように全装置を試験す
る場合には、対象とする装置の増加に比例して長い試験
時間を要するという問題点を有していた。

一方、第６図のようにプロセッサ毎にコンソールを接続
して試験を行うためには、プロセッサの数の分だけコン
ソールが必要であり、コンソール用のインタフェースも
必要になる等の問題点を有していた。

本発明は上記問題点を解決するために、プロセッサ毎に
コンソール等の付随装置を必要とせず、各プロセッサで
独立に並行して装置試験を行うことを可能にし、試験時
間の短縮を実現することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の機能ブロック図である。本発明は、
例えば電子交換機システム等の制御系を複数のプロセッ
サ２−１〜２−５、・・・で構成したものであり、プロ
セッサ２−１は例えば全体のシステム制御を行う管理プ
ロセッサであり、プロセッサ２−２．２−３は例えば呼
処理制御を行う複数の呼処理プロセッサであり、プロセ
ッサ２−４．２−５は例えば回線制御を行う複数の回線
プロセッサである。

そして各プロセンサ２−１〜２−５、・・・毎に、各々
独立なテストプログラム３−１〜３−５、・・・を実行
するとともに、該各テストプログラム実行時の空時間に
他のプロセッサとの間で試験に必要なデータの送受信及
び中継を行うモニタ手段４−１〜４−５、・・・を有す
る。即ち、例えばプロセッサ２−２において、モニタ手
段４−２はテストプログラム３−２を実行する。そして
、その実行時の空時間に例えばプロセッサ２−１との間
で試験に必要なコマンド等の送受信を行い、また例えば
プロセッサ２−４と２−１．２−５と２−１の間の試験
に必要なコマンド等の送受信の中継を行う。

ここで上記各テストプログラム３−１〜３−５、・・・
の実行時の空時間は、例えばＩ／Ｏ使用時の空時間及び
各テストプログラムによるダミータイミング実行時の空
時間等である。

〔作　　　用〕

上記の手段により、各プロセッサ２−１〜２−５、・・
・内の各モニタ手段４−１〜４−５、・・・は、所定の
プロセッサ、例えば２−１に接続された所定のコンソー
ル５を多重使用し、該コンソールとの間で試験に必要な
データの授受を行いながら各テストプログラム３−１〜
３−５、・・・を実行することにより、各プロセッサ２
−１〜２−５、・・・の装置試験を行う。

例えば、プロセッサ２−４又は２−５のモニタ手段４−
４又は４−５は、プロセッサ２−２のモニタ手段４−２
及びプロセッサ２−１のモニタ手段４−１の中継機能を
利用してプロセッサ２−１に接続されたコンソール５と
の間で試験に必要なコマンド等の授受を行いながら、テ
ストプログラム３−４又は３−５を各々独立に実行して
装置試験を行うことができる。

上記の動作により、各プロセッサ２−１〜２−５、・・
・の各モニタ手段４−１〜４−５、・・・は、１台のコ
ンソール５があたかも各自のプロセッサに接続されたか
のようにして、そのコンソール５を多重使用することが
でき、かつ、各プロセッサ２−１〜２−５、・・・毎に
独立に並行して装置試験を行うことができる。

〔実　　施　　例〕

以下、本発明の実施例につき詳細に説明を行う。

本発明は、従来のシステム構成を変更することなく、テ
ストプログラムを実行するために各プロセッサに設けら
れるモニタプログラムに他のプロセッサとの間で試験に
必要なデータの送受信及び中継を行う多重処理機能を持
たせたことを特徴とする。従って、全体的なシステム構
成は、前述した第４図及び第５図と同様である。

次に第２図は、本発明の実施例の構成図である。

大きく分けてモニタ６とテストプログラム実行部７から
構成され、両者とも第５図のＭＰＲ，ＣＰＲＯ〜ＣＰＲ
２、及びＬＰＲＯ〜ＬＰＲ２内の各＃Ｏの各中央処理装
置ＣＣによって実行されるプログラムの機能として実現
され、システム立上げ時に第５図のＭＰＲの＃０の磁気
テープ装置ＭＴから、各主記憶装置ＭＭヘロードされる
。

第２図のモニタ６において、テストプログラム起動部８
は、テストプログラム７に対して起動１４を行い、また
テストプログラム７から終了通知１５を受は取る。また
、Ｉ／Ｏアクセス部９に対して呼出１６を行い、逆にＩ
／Ｏアクセス部９はテストプログラム起動部８に対して
復帰１７を行う。

テストプログラム７は空時間制御部１２に対して呼出２
４を行い、また、Ｉ／Ｏアクセス部９に対して呼出１８
を行う。逆に、Ｉ／Ｏアクセス部９はテストプログラム
７に対して復帰１９を行う。

割込解析部／Ｏは、外部からの割込２０を受は付け、逆
に割込復帰２１を行う。また、割込２０に基いてＩ／Ｏ
アクセス部９に割込通知２２を行い、待ち行列制御部１
１に対して割込２０に係る割込要求の待ち行列への接続
指示２５を行い、又は空時間制御部１２、通信要求処理
部１３に対して中断２６を行う。

Ｉ／Ｏアクセス部９は、空時間制御部９に対して呼出２
３を行う。

空時間制御部１２は、待ち行列制御部１１に対して取り
出し指示２７を行い、通信要求処理部１３に対して実行
２８を行う。逆に、通信要求処理１３は空時間制御部１
２に対して終了通知２９を行う。

上記の構成の実施例の動作につき、第３図の動作タイミ
ングチャートを用いて以下に説明を行う。

今、第２図の実施例を第５図の例えばＣＰＲＯの＃０の
中央処理装置ＣＣで実行させる場合を考える。

まず、第５図のＭＰＲに接続されているコンソールＶＤ
Ｕからのコマンド投入により、第２図のテストプログラ
ム起動部８が第３図（ａｌのｔｌにおいてテストプログ
ラム７に起動１４を行う。これによりテストプログラム
７が実行を開始する。

そしてこの実行途中のｔ２において、割込み解析部／Ｏ
に他のプロセッサ、例えばＬＰＲＯ（第５図）から通信
要求の割込２０が入力すると、割込み解析部／Ｏは第３
図（ａｌのｔ３に示すように、待ち行列制御部１１に対
して入力した通信要求の待ち行列への接続指示２５を行
い、これにより待ち行列制御部１１はその通信要求を待
ち行列へスタック（第３図（ａ）　３０　）する。この
動作の後、テストプログラム７が引き続き実行される。

続いて、第３図（ａ）のｔ４においてテストプログラム
７が途中結果のプリントアウト等を行うために、Ｉ／Ｏ
アクセス部９に対して呼出１８を行い、これに基いてＴ
、／’Ｏアクセス部９がｔ、においてプリンタ等（第５
図には特には図示していない）のＩ／Ｏ起動３１を行う
。

これにより、Ｉ／Ｏ使用時空時間Ｔ１になり、Ｉ／Ｏア
クセス部９はｔ、において空時間制御部１２に対して呼
出２３を行う。これを受けて空時間制御部１２は、ｔ、
において待ち行列制御部１１に対して取り出し指示２７
を行い、待ち行列にスタック（第３図（ａ）　３０　）
されていた通信要求を取り出させ、続いてｔ、において
通信要求処理部１３に対してその実行２８の指示を４〒
う。これにより、Ｉ／Ｏ使用時空時間Ｔ、に、通信要求
処理部１３が例えばＬＰＲＯからの通信データをＭＰＲ
（第５図）へ中継する処理を行う。

上記処理の途中のｔ８において、前記プリントアウトの
処理が終了したことによる割込２０が割込み解析部／Ｏ
に入力すると、割込解析部／Ｏから通信要求処理部１３
、及び空時間制御部１２に対して中断２６が行われ、続
いてｔ９において割込み解析部／Ｏから待ち行列制御部
１１へ接続指示２５が行われ、これにより待ち行列制御
部１１は前記通信処理の途中結果を待ち行列へスタック
（第３図（ａ）　３２　）する。それと共に、割込解析
部／ＯはＩ／Ｏアクセス部９へ割込通知２２を行い、こ
れによってＩ／Ｏアクセス部９でプリントアウト等に関
する後処理が行われた後、ｔｌＯにおいてテストプログ
ラム７に対して復帰１９が行なわれる。

その後はテストプログラム７が再び実行され、ｔ、にお
いてテストプログラム実行時のダミータイミングＴ２　
（テストプログラム７の待ち時間）になる、これにより
、テストプログラム７は空時間制御部１２に対して呼出
２４を行い、再び空時間制御部１２に制御が移る。空時
間制御部１２は、ｔｌｓにおいゼ待ち行列制御部１１に
対して取り出し指示２７を行い、待ち行列にスタック（
第３図（ａ）　３２　）されていた通信要求の途中結果
を取り出させ、続いてｔ１３において通信要求処理部１
３に対してその通信要求の中断点からの実行２８の指示
を行う。これを受けて、テストプログラム実行時ダミー
タイミングＴｔに、通信要求処理部１３が前記ＬＰＲＯ
からの通信データをＭＰＲ（第５図）へ中継する処理を
再開する。

そして第３図（ａ）のｔ１４において通信要求処理部１
３による通信処理が終了すると、空時間制御部１２に対
して終了通知２９が行われ空時間制御部１２に制御が戻
る。

その後、ｔｌｓにおいてテストプログラム７から割込解
析部／Ｏに対してテストプログラム実行時ダミータイミ
ングＴ２の終了の割込２０が入力し、これを受けて割込
解析部ｌＯはｔｏにおいてテストプログラム７に対して
割込復帰２１を行い、テストプログラム７に制御がもど
る。

そしてｔ’ｌ？においてテストプログラムによる処理が
終了すると、テストプログラム起動部８に終了通知１５
が行われ、更にテストプログラム起動部８からコンソー
ルＶＤＵ　（第５図）にその旨が通知され、ＣＰＲＯの
装置試験を終了する。

なお、第２図の実施例において、テストプログラム起動
部８がＩ／Ｏアクセス部９に対して直接呼出１６を行い
、テスト結果のプリントアウトやコマンドの表示を行わ
せることもあり、この場合の空時間の利用も上記の場合
と全く同様に行える。

このとき当然、Ｉ／Ｏアクセス部９での動作終了後は、
テストプログラム起動部８に対して復帰１７を行うよう
にしておく。

以上のように、本実施例では、例えばＣＰＲＯ（第５図
）のモニタ６（第２図）がテストプログラム７を実行し
ながら、Ｉ／Ｏ使用時空時間Ｔ。

又はテストプログラム実行時ダミータイミング’ｒｔ　
　（第３図（ａ））を利用して、他のしＰＲＯ〜ＬＰＲ
２とＭＰＲに接続されたコンソールＶＤＵとの間の通信
データの中継処理、例えば、コンソールＶＤＵから他の
ＬＰＲＯ〜ＬＰＲ２にテスト用コマンドを送る処理また
は、コンソールＶＤＵにテストの途中結果を表示させる
処理を行う。従って、他のＬＰＲＯ−ＬＰＲ２等のモニ
タ６もコンソールＶＤＵを多重使用し例えばＬＰＲＯＮ
ＬＰＲ２のテスト経過をコンソールＶＤＵ上の３分割画
面に同時表示しながら同時に各自のテストプログラム７
を実行することができる。

その全体的な動作を第３図（ｂｌに示す。即ち、例えば
ＣＰＲＯがモニタ６（第２図）の制御によりテストプロ
グラム７（第２図）を実行しており（Ｓｌ−３２）、そ
の途中で空時間が発生すると（Ｓ３→Ｓ４）、モニタ６
は例えばＬＰＲ１での送信処理（Ｓ６’）によってＭＰ
Ｒ（ＶＤＵ）（第５図）に向けて送信された通信データ
の受信処理を行う（Ｓ５−３６）。続いて、モニタ６は
これによって受信した通信データをＭＰＲに向けて送信
する送信処理を行い（Ｓ７−Ｓ８）　、ＭＰＲでの受信
処理（Ｓ８’）によりその通信データが受信される。

その後、モニタ６は再びテストプログラム７に制御をも
どしくＳ　９−３／Ｏ−３１１−３１２）、ＣＰＲＯの
装置試験を続行する。

続いて、再び空時間が発生すると（Ｓ１３−３１４）、
モニタ６は例えばＭＰＲ（ＶＤＵ）での送信処理（Ｓ１
６′）によってＬＰＲＯに向けて送信された通信データ
の受信処理を行い（Ｓ１５−３１６）、続いて、受信し
た通信データをＬＰＲＯに向けて送信する送信処理を行
って（Ｓ１７−３１８）　、ＬＰＲＯでの受信処理（８
１８’）によりその通信データが受信される。その後、
モニタ６は再びテストプログラム７に制御をもどす（Ｓ
１９→Ｓ２０→５２１）。

以上のようにして、テストプログラム７の空時間Ｔ３又
はＴ４等を利用して他のプロセッサ間の通信データの中
継等を行うことができる。

以上の実施例において、第５図で示したコンソロールＶ
ＤＵは１席である必要はなく、例えばＭＰＲに２席のコ
ンソールを接続し、各コンソールからコマンドを投入す
る場合にコマンドを実行するプロセッサを指定すること
により、各コンソールで制御するプロセッサとの対応づ
けを行い、あたかも各プロセッサに直接各コンソールが
接続されているように使用することも可能である。この
場合も、各コンソールは複数のプロセッサによってタイ
ムシェアリングで多重使用される。

なお、モニタで使用する割込は長時間マスクされないよ
うに予め設定れているものとする。

〔発明の効果〕

本発明によれば、プロセッサ毎にコンソール等の付随装
置を必要とせず、かつ、システム全体を運用可能な状態
に組み上げたまま、各プロセッサで独立に並行して装置
試験を行うことが可能となる。

この場合、通信データの中継等はテストプログラムにお
ける各種ダミータイミング、又はモニタがＩｌｏを使用
する時生ずる空時間等に行うため、各プロセッサにおけ
るテストプログラムの実行にほとんど影響がなく、全体
の装置試験に必要な時間は、各プロセッサ毎に順次行う
従来例に比較して、はぼプロセッサの台数分の１の割合
で大幅に短縮される。

【図面の簡単な説明】

第１図は、本発明の機能ブロック図、 第２図は、本発明の実施例の構成図、 第３図（ａ）、　（ｂｌは、本実施例の動作タイミング
チャートを示した図、 第４図は、複数のプロセッサで構成される電子交換機シ
ステムの全体構成図、 第５図は、各プロセッサ間の接続図、 第６図は、従来例の構成図である。 ２−１〜２−５・・・プロセッサ、 ３−１〜３−５・・・テストプログラム、４−１〜４−
５・・・モニタ手段、 ５・・・コンソール。

Claims (1)

1. 【特許請求の範囲】 １）複数のプロセッサ（２−１、２−２、・・・）で構
   成される信号処理システムにおいて、 該各プロセッサ毎に、各々独立なテストプログラム（３
   −１、３−２、・・・）を実行すると共に該各テストプ
   ログラム実行時の空時間に他のプロセッサとの間で試験
   に必要なデータの送受信及び中継を行うモニタ手段（４
   −１、４−２、・・・）を有し、 該各モニタ手段は、所定のプロセッサ（２−１）に接続
   された所定のコンソール（５）を多重使用し、該コンソ
   ールとの間で試験に必要なデータの授受を行いながら前
   記各テストプログラム（３−１、３−２、・・・）を各
   々独立に実行することにより、前記各プロセッサ（２−
   １、２−２、・・・）の装置試験を並行して行うことを
   特徴とする多重試験方式。 ２）前記複数のプロセッサは、電子交換機システムにお
   いて全体のシステム制御を行う管理プロセッサ、該管理
   プロセッサに接続され呼処理制御を行う複数の呼処理プ
   ロセッサ、及び該各呼処理プロセッサに接続された回線
   制御を行う複数の回線プロセッサであり、 前記コンソールは前記管理プロセッサに接続されること
   を特徴とする請求項１記載の多重試験方式。 ３）前記各テストプログラム実行時の空時間は、Ｉ／Ｏ
   使用時の空時間及び前記各テストプログラムによるダミ
   ータイミング実行時の空時間であることを特徴とする請
   求項１又は２のいづれか１項記載の多重試験方式。