JPH0121381Y2 - - Google Patents
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- Publication number
- JPH0121381Y2 JPH0121381Y2 JP9192584U JP9192584U JPH0121381Y2 JP H0121381 Y2 JPH0121381 Y2 JP H0121381Y2 JP 9192584 U JP9192584 U JP 9192584U JP 9192584 U JP9192584 U JP 9192584U JP H0121381 Y2 JPH0121381 Y2 JP H0121381Y2
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- JP
- Japan
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- analog
- signal
- power supply
- digital
- signal processing
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- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Description
【考案の詳細な説明】
＜産業上の利用分野＞
本考案は、マイクロプロセツサを塔載した機器
のアナログ入力装置に係り、特にアナログ入力を
信号処理回路を介してデジタル信号に変換する際
の非直線性に起因して生ずる電源雑音を除去した
アナログ入力装置に関する。
のアナログ入力装置に係り、特にアナログ入力を
信号処理回路を介してデジタル信号に変換する際
の非直線性に起因して生ずる電源雑音を除去した
アナログ入力装置に関する。
＜従来技術＞
第１図は従来のアナログ入力装置を示すブロツ
ク図である。多点のアナログ信号V1，V2〜Vnが
マルチプレクサ１の入力端に印加され、その出力
端からは選択信号Ｓにより選択されたアナログ信
号Viが信号処理回路２に入力されている。信号処
理回路２ではアナログ信号Viをアイソレートした
り増幅したりして信号処理し出力信号Vi′として
出力する。この出力信号Vi′はアナログ／デジタ
ル変換器（以下、Ａ／Ｄ変換器と略称する）３で
デジタル信号VDに変換する。４はマイクロプロ
セツサ（以下CPUと略称する）、５はメモリ
（RAM／ROM）、６はバス、７はCPU４の制御
のもとに所定の時間間隔でマルチプレクサ１を切
換える選択信号Ｓを出力するデコーダである。
ク図である。多点のアナログ信号V1，V2〜Vnが
マルチプレクサ１の入力端に印加され、その出力
端からは選択信号Ｓにより選択されたアナログ信
号Viが信号処理回路２に入力されている。信号処
理回路２ではアナログ信号Viをアイソレートした
り増幅したりして信号処理し出力信号Vi′として
出力する。この出力信号Vi′はアナログ／デジタ
ル変換器（以下、Ａ／Ｄ変換器と略称する）３で
デジタル信号VDに変換する。４はマイクロプロ
セツサ（以下CPUと略称する）、５はメモリ
（RAM／ROM）、６はバス、７はCPU４の制御
のもとに所定の時間間隔でマルチプレクサ１を切
換える選択信号Ｓを出力するデコーダである。
以上の様に構成された第１図の実施例の動作に
ついて第２図の波形図を用いて説明する。
ついて第２図の波形図を用いて説明する。
第２図イ，ロとも横軸は時間、縦軸は信号処理
回路２の出力信号を示し、イは信号処理回路２の
特性が直線的な場合、ロは非直線的な場合をそれ
ぞれ示している。
回路２の出力信号を示し、イは信号処理回路２の
特性が直線的な場合、ロは非直線的な場合をそれ
ぞれ示している。
第１図において、マルチプレクサ１の入力端に
はそれぞれアナログ信号V1，V2〜Vi〜Vnが印加
されている。各アナログ信号は入力電圧Vs1，
Vs2，〜Vsi，〜Vsnのほかに電源周波数の雑音電
圧Vo（同じ大きさとする）を含んでいる。デコー
ダ７の選択信号Ｓによりマルチプレクサ１が切換
えられて任意のアナログ信号Viが選択され信号処
理回路２に入力される。信号処理回路２が直線的
な場合は第２図イに示すようにその出力端のアナ
ログ信号Vi′（＝出力電圧Vs′i＋雑音電圧Vo′）は
歪を受けない。このアナログ信号ViはCPU４の
制御のもとにメモリ５中のROMにあらかじめ書
き込まれた手順に従つて時点t1とこれより電源周
波数の半周期Ｔ後の時点t2の２点にわたつてアナ
ログ信号Vi′をＡ／Ｄ変換器３に読み込みデジタ
ル信号VDとしてメモリ５内のRAMに格納する。
CPU４はこの格納された２点のデータを用いて
これ等を平均する演算を実行する。この様な演算
を行なうことにより第２図イの波形図からも判る
ように電源雑音Vo′が時点t1とt2で全く逆極性で
あるので電源雑音Vo′は相殺されて雑音を含まな
い入力電圧Vsiに対応した信号を得ることができ
る。
はそれぞれアナログ信号V1，V2〜Vi〜Vnが印加
されている。各アナログ信号は入力電圧Vs1，
Vs2，〜Vsi，〜Vsnのほかに電源周波数の雑音電
圧Vo（同じ大きさとする）を含んでいる。デコー
ダ７の選択信号Ｓによりマルチプレクサ１が切換
えられて任意のアナログ信号Viが選択され信号処
理回路２に入力される。信号処理回路２が直線的
な場合は第２図イに示すようにその出力端のアナ
ログ信号Vi′（＝出力電圧Vs′i＋雑音電圧Vo′）は
歪を受けない。このアナログ信号ViはCPU４の
制御のもとにメモリ５中のROMにあらかじめ書
き込まれた手順に従つて時点t1とこれより電源周
波数の半周期Ｔ後の時点t2の２点にわたつてアナ
ログ信号Vi′をＡ／Ｄ変換器３に読み込みデジタ
ル信号VDとしてメモリ５内のRAMに格納する。
CPU４はこの格納された２点のデータを用いて
これ等を平均する演算を実行する。この様な演算
を行なうことにより第２図イの波形図からも判る
ように電源雑音Vo′が時点t1とt2で全く逆極性で
あるので電源雑音Vo′は相殺されて雑音を含まな
い入力電圧Vsiに対応した信号を得ることができ
る。
これ等の演算を各アナログ信号V1，V2，〜Vi，
〜Vnに対してCPU４の制御のもとにデコーダ７
を介してマルチプレクサ１を切換えて実行するこ
とにより電源雑音を除去した信号とすることがで
きる。
〜Vnに対してCPU４の制御のもとにデコーダ７
を介してマルチプレクサ１を切換えて実行するこ
とにより電源雑音を除去した信号とすることがで
きる。
しかしながら、信号処理回路２に非直線性があ
る場合にアナログ信号Viを信号処理回路２に通す
と、第２図ロに示すようにその出力のアナログ信
弐Vi′は歪み、電源雑音Vo′は出力電圧Vsi′に対
して上下の波形が非対称になる。この結果、第１
図におけると同様の電源雑音除去の演算を施して
も電源雑音を確実に除去できない欠点がある。
る場合にアナログ信号Viを信号処理回路２に通す
と、第２図ロに示すようにその出力のアナログ信
弐Vi′は歪み、電源雑音Vo′は出力電圧Vsi′に対
して上下の波形が非対称になる。この結果、第１
図におけると同様の電源雑音除去の演算を施して
も電源雑音を確実に除去できない欠点がある。
＜考案の目的＞
本考案は、前記の従来技術に鑑み、マイクロコ
ンピユータ応用機器の入力側に設けられる信号処
理回路が直線的な特性を持つていない場合でも、
電源雑音を確実に除去できるアナログ入力装置を
提供することを目的とする。
ンピユータ応用機器の入力側に設けられる信号処
理回路が直線的な特性を持つていない場合でも、
電源雑音を確実に除去できるアナログ入力装置を
提供することを目的とする。
＜考案の構成＞
この目的を達成する本考案の構成は、多点入力
を切換えるマルチプレクス手段とこの出力を信号
処理手段を介してデジタル値に変換するＡ／Ｄ変
換手段とを具備し多点入力としてアナログ信号を
入力し電源周波数の半周期ごとにＡ／Ｄ変換手段
によりデジタル信号に変換してこれ等の複数の値
を平均する演算を施しアナログ信号に対応するデ
ジタル信号とするアナログ入力装置に係り、多点
入力として互いに異なる基準電圧を入力しこれ等
のＡ／Ｄ変換手段の出力を用いて信号処理手段の
非直線を補正する補正式を算出する演算手段と、
アナログ信号を信号処理回路を介して半周期ごと
にデジタル変換した値を演算手段で非直線を補正
してこれ等の複数の値を平均することを特徴とす
るものである。
を切換えるマルチプレクス手段とこの出力を信号
処理手段を介してデジタル値に変換するＡ／Ｄ変
換手段とを具備し多点入力としてアナログ信号を
入力し電源周波数の半周期ごとにＡ／Ｄ変換手段
によりデジタル信号に変換してこれ等の複数の値
を平均する演算を施しアナログ信号に対応するデ
ジタル信号とするアナログ入力装置に係り、多点
入力として互いに異なる基準電圧を入力しこれ等
のＡ／Ｄ変換手段の出力を用いて信号処理手段の
非直線を補正する補正式を算出する演算手段と、
アナログ信号を信号処理回路を介して半周期ごと
にデジタル変換した値を演算手段で非直線を補正
してこれ等の複数の値を平均することを特徴とす
るものである。
＜実施例＞
以下、本考案の実施例について図面に基づいて
説明する。尚、従来技術と同一の機能を有する部
分には同一番号を付し、重複する説明は省略す
る。
説明する。尚、従来技術と同一の機能を有する部
分には同一番号を付し、重複する説明は省略す
る。
第３図は本考案の一実施例を示すブロツク図で
ある。マルチプレクサ１の入力端にはアナログ信
号V1，V2，〜Vi〜Vnのほかに基準電圧源８と９
が接続されている。各基準電圧源８，９の基準電
圧はそれぞれEs1，Es2であり、異なつた電圧とさ
れている。
ある。マルチプレクサ１の入力端にはアナログ信
号V1，V2，〜Vi〜Vnのほかに基準電圧源８と９
が接続されている。各基準電圧源８，９の基準電
圧はそれぞれEs1，Es2であり、異なつた電圧とさ
れている。
次に第４図に示すフローチヤート図および第５
図の補正曲線図を用いて第３図に示す実施例につ
いて説明する。先ず、既知の基準電圧Es1をCPU
４の制御のもとにマルチプレクサ１に読込み（ス
テツプ）、次いで信号処理回路２に入力してア
イソレーシヨン、増幅などの信号処理をする（ス
テツプ）。この後Ａ／Ｄ変換器３でデジタル信
号に変換し（ステツプ）、CPU４によりメモリ
５のRAMに格納される。次にこの読込み回数が
２回目か否かがステツプで判断され、１回目の
読込みのときは再度ステツプに戻りステツプ
までの処理がなされる。２回目の読み込みは
CPU４の制御によりマルチプレクサ１を切換え
て既知の基準電圧Es2を入力しステツプから
までの処理を実行してそのデータをメモリ５中の
RAMに格納する。CPU４はこれ等の読込まれた
データを用いてメモリ５中のROMに書き込まれ
たプログラムに従い第５図に示す様に信号処理回
路の変換直線Ｙに対する補正直線YNを算出し、
これ等の誤差を補正する補正式を作り（ステツプ
）メモリ５中のRAMに格納する。
図の補正曲線図を用いて第３図に示す実施例につ
いて説明する。先ず、既知の基準電圧Es1をCPU
４の制御のもとにマルチプレクサ１に読込み（ス
テツプ）、次いで信号処理回路２に入力してア
イソレーシヨン、増幅などの信号処理をする（ス
テツプ）。この後Ａ／Ｄ変換器３でデジタル信
号に変換し（ステツプ）、CPU４によりメモリ
５のRAMに格納される。次にこの読込み回数が
２回目か否かがステツプで判断され、１回目の
読込みのときは再度ステツプに戻りステツプ
までの処理がなされる。２回目の読み込みは
CPU４の制御によりマルチプレクサ１を切換え
て既知の基準電圧Es2を入力しステツプから
までの処理を実行してそのデータをメモリ５中の
RAMに格納する。CPU４はこれ等の読込まれた
データを用いてメモリ５中のROMに書き込まれ
たプログラムに従い第５図に示す様に信号処理回
路の変換直線Ｙに対する補正直線YNを算出し、
これ等の誤差を補正する補正式を作り（ステツプ
）メモリ５中のRAMに格納する。
以上の処理の後、アナログ信号V1をマルチプ
レクサ１で切換えて読込む（ステツプ）。この
後、ステツプと同様に信号処理回路２を通して
信号処理され（ステツプ）、Ａ／Ｄ変換される
（ステツプ）。Ａ／Ｄ変換の後、メモリ５の
RAMに格納されているステツプで作つた補正
式を用いて信号処理回路２での直線性の補正がな
され（ステツプ）、メモリ５のRAMに格納さ
れる。次にこの読込み回数が２回目か否かがステ
ツプで判断され、１回目の読込みのときは再度
ステツプに戻り、ステツプまでの処理がなさ
れる。第２回目の読込みの時点は第１回目の読込
みより電源周波数の半周期Ｔの後に実行され、第
１回目の読込みと同様にして読み込まれた値はメ
モリ５のRAMに格納される。CPU４はこれ等の
非直線性の補正後（ノルマライズ後）の読込まれ
たデータを用いてメモリ５のROMに書き込まれ
たプログラムに従つて平均する演算（ステツプ
）を施して第２図イに対応する波形とし電源雑
音を除去する。
レクサ１で切換えて読込む（ステツプ）。この
後、ステツプと同様に信号処理回路２を通して
信号処理され（ステツプ）、Ａ／Ｄ変換される
（ステツプ）。Ａ／Ｄ変換の後、メモリ５の
RAMに格納されているステツプで作つた補正
式を用いて信号処理回路２での直線性の補正がな
され（ステツプ）、メモリ５のRAMに格納さ
れる。次にこの読込み回数が２回目か否かがステ
ツプで判断され、１回目の読込みのときは再度
ステツプに戻り、ステツプまでの処理がなさ
れる。第２回目の読込みの時点は第１回目の読込
みより電源周波数の半周期Ｔの後に実行され、第
１回目の読込みと同様にして読み込まれた値はメ
モリ５のRAMに格納される。CPU４はこれ等の
非直線性の補正後（ノルマライズ後）の読込まれ
たデータを用いてメモリ５のROMに書き込まれ
たプログラムに従つて平均する演算（ステツプ
）を施して第２図イに対応する波形とし電源雑
音を除去する。
以上の処理が実行されるとCPU４はマルチプ
レクサ１を切換えてアナログ信号V2を入力し、
ステツプ〜の演算を実行する。これ等の処理
をアナログ信号の全てについて実行し、電源雑音
を除去した信号を得ることができる。
レクサ１を切換えてアナログ信号V2を入力し、
ステツプ〜の演算を実行する。これ等の処理
をアナログ信号の全てについて実行し、電源雑音
を除去した信号を得ることができる。
＜考案の効果＞
以上、実施例とともに具体的に説明した様に、
本考案によれば、信号処理回路でアイソレーシヨ
ンなどの処理をして直線性が悪くなつても補正式
により補正したデータを平均化演算して電源雑音
を確実に除去できるアナログ入力装置とすること
ができる。
本考案によれば、信号処理回路でアイソレーシヨ
ンなどの処理をして直線性が悪くなつても補正式
により補正したデータを平均化演算して電源雑音
を確実に除去できるアナログ入力装置とすること
ができる。
第１図は従来のアナログ入力装置のブロツク
図、第２図は第１図に示す装置の動作を説明する
波形図、第３図は本考案の実施例を示すブロツク
図、第４図は第３図の実施例の動作を説明するフ
ローチヤート図、第５図は第４図における補正式
を算出するための補正曲線図である。 １……マルチプレクサ、２……信号処理回路、
３……Ａ／Ｄ変換器、４……CPU、５……メモ
リ、６……バス、７……デコーダ、８，９……基
準電源、V1，V2，Vi，Vn……アナログ信号、
Vi′……出力信号、VD……デジタル信号、Ｓ……
選択信号、Es1，Es2……基準電圧。
図、第２図は第１図に示す装置の動作を説明する
波形図、第３図は本考案の実施例を示すブロツク
図、第４図は第３図の実施例の動作を説明するフ
ローチヤート図、第５図は第４図における補正式
を算出するための補正曲線図である。 １……マルチプレクサ、２……信号処理回路、
３……Ａ／Ｄ変換器、４……CPU、５……メモ
リ、６……バス、７……デコーダ、８，９……基
準電源、V1，V2，Vi，Vn……アナログ信号、
Vi′……出力信号、VD……デジタル信号、Ｓ……
選択信号、Es1，Es2……基準電圧。
Claims (1)
- 多点入力を切換えるマルチプレクス手段とこの
出力を信号処理手段を介してデジタル値に変換す
るアナログ／デジタル変換手段とを具備し前記多
点入力としてアナログ信号を入力し電源周波数の
半周期ごとに前記アナログ／デジタル変換手段に
よりデジタル信号に変換してこれ等の複数の値を
平均する演算を施して前記アナログ信号に対応す
るデジタル信号とするアナログ入力装置におい
て、互いに異なる少なくとも２つの既知の値の基
準電圧を発生させる基準電源と、これ等の基準電
圧を前記マルチプレクス手段を介してそれぞれ入
力して得られる前記アナログ／デジタル変換手段
の出力と前記基準電圧とを用いて一次直線の各係
数を求めることにより非直線補正をする補正式を
算出する演算手段と、前記アナログ信号を前記信
号処理手段を介して前記半周期ごとにデジタル変
換した値を前記補正式で非直線補正した値を平均
してシリースモードのノイズを除去するシリース
モードノイズ除去手段とを具備することを特徴と
するアナログ入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192584U JPS618345U (ja) | 1984-06-20 | 1984-06-20 | アナログ入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192584U JPS618345U (ja) | 1984-06-20 | 1984-06-20 | アナログ入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS618345U JPS618345U (ja) | 1986-01-18 |
| JPH0121381Y2 true JPH0121381Y2 (ja) | 1989-06-26 |
Family
ID=30648252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9192584U Granted JPS618345U (ja) | 1984-06-20 | 1984-06-20 | アナログ入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618345U (ja) |
-
1984
- 1984-06-20 JP JP9192584U patent/JPS618345U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS618345U (ja) | 1986-01-18 |
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