JPS6339921B2 - - Google Patents
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- Publication number
- JPS6339921B2 JPS6339921B2 JP57105158A JP10515882A JPS6339921B2 JP S6339921 B2 JPS6339921 B2 JP S6339921B2 JP 57105158 A JP57105158 A JP 57105158A JP 10515882 A JP10515882 A JP 10515882A JP S6339921 B2 JPS6339921 B2 JP S6339921B2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- channel
- current
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B11/00—Automatic controllers
- G05B11/01—Automatic controllers electric
- G05B11/32—Automatic controllers electric with inputs from more than one sensing element; with outputs to more than one correcting element
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Feedback Control In General (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、制御用コンピユータなどに用いられ
る多点アナログ出力回路の改良に関するものであ
る。
る多点アナログ出力回路の改良に関するものであ
る。
第１図は多点アナログ出力回路の従来例を示す
構成接続図である。１はプロセツサで構成される
制御回路、２はこの制御回路１からのデイジタル
出力に対応するアナログ出力を発生するＤ／Ａ変
換回路、３はこのＤ／Ａ変換回路２の出力を増幅
する増幅回路、４はこの増幅回路３の出力を各チ
ヤネルに切換えるデマルチプレクサ、C1〜Coは
このデマルチプレクサ４の各出力端子に接続する
各チヤネルの保持用キヤパシタ、D1〜Doはこの
保持用キヤパシタC1〜Coにそれぞれ接続し、増
幅回路A1〜Ao、トランジスタT1〜Toおよび電流
検出回路R1〜Ro（通常は抵抗で構成される）より
構成される各チヤネルの電圧電流変換回路、B1
〜Boは前記増幅回路A1〜Aoの入力におけるゼロ
点調整回路、L1〜Loは前記電圧電流変換回路D1
〜Doの出力電流がそれぞれ加えられる負荷であ
る。
構成接続図である。１はプロセツサで構成される
制御回路、２はこの制御回路１からのデイジタル
出力に対応するアナログ出力を発生するＤ／Ａ変
換回路、３はこのＤ／Ａ変換回路２の出力を増幅
する増幅回路、４はこの増幅回路３の出力を各チ
ヤネルに切換えるデマルチプレクサ、C1〜Coは
このデマルチプレクサ４の各出力端子に接続する
各チヤネルの保持用キヤパシタ、D1〜Doはこの
保持用キヤパシタC1〜Coにそれぞれ接続し、増
幅回路A1〜Ao、トランジスタT1〜Toおよび電流
検出回路R1〜Ro（通常は抵抗で構成される）より
構成される各チヤネルの電圧電流変換回路、B1
〜Boは前記増幅回路A1〜Aoの入力におけるゼロ
点調整回路、L1〜Loは前記電圧電流変換回路D1
〜Doの出力電流がそれぞれ加えられる負荷であ
る。
上記の構成において、制御回路１からのデイジ
タル出力はＤ／Ａ変換回路２でアナログ信号とな
り、このアナログ信号は増幅回路３で増幅され
る。増幅回路３の出力はデマルチプレクサ４で各
チヤネルに振り分けられ、各チヤネルの電圧電流
変換回路D1〜Doから電流出力を発生する。
タル出力はＤ／Ａ変換回路２でアナログ信号とな
り、このアナログ信号は増幅回路３で増幅され
る。増幅回路３の出力はデマルチプレクサ４で各
チヤネルに振り分けられ、各チヤネルの電圧電流
変換回路D1〜Doから電流出力を発生する。
上記の様な構成の多点アナログ出力回路の場合
に、次の様な欠点がある。即ち、各チヤネルの電
圧電流変換回路D1〜Doは増幅回路A1〜Ao等に帰
因する、異なる値のオフセツトを生じるので、ゼ
ロ点調整回路B1〜Boが示すように、各チヤネル
ごとにゼロ点調整回路が必要になる。このため、
調整抵抗数が多く、調整工数がかかるなどの問題
を生じる。
に、次の様な欠点がある。即ち、各チヤネルの電
圧電流変換回路D1〜Doは増幅回路A1〜Ao等に帰
因する、異なる値のオフセツトを生じるので、ゼ
ロ点調整回路B1〜Boが示すように、各チヤネル
ごとにゼロ点調整回路が必要になる。このため、
調整抵抗数が多く、調整工数がかかるなどの問題
を生じる。
本発明は上記の欠点を解消するためになされた
もので、ゼロ点調整抵抗数及びゼロ点調整工数の
少ない多点アナログ出力回路を実現することを目
的としている。
もので、ゼロ点調整抵抗数及びゼロ点調整工数の
少ない多点アナログ出力回路を実現することを目
的としている。
本発明によれば、各チヤネルのアナログ出力を
Ａ／Ｄ変換して制御回路にフイードバツクし、前
記制御回路において出力回路の各チヤネルごとに
存在するオフセツトを打消すようなデイジタル値
をデイジタル信号出力に加算することにより、上
記の目的を達成できる。
Ａ／Ｄ変換して制御回路にフイードバツクし、前
記制御回路において出力回路の各チヤネルごとに
存在するオフセツトを打消すようなデイジタル値
をデイジタル信号出力に加算することにより、上
記の目的を達成できる。
以下図面にもとづいて本発明を説明する。
第２図は本発明の一実施例を示す構成接続図で
ある。１はプロセツサで構成される制御回路、２
はこの制御回路１からのデイジタル出力に対応す
るアナログ出力を発生するＤ／Ａ変換回路、３は
このＤ／Ａ変換回路に接続する増幅回路、B0は
この増幅回路３の入力におけるゼロ点調整回路、
４はこの増幅回路３の出力を各チヤネルに切換え
るデマルチプレクサ、C1〜Coはこのデマルチプ
レクサ４の各出力端子からの出力を保持する保持
用キヤパシタ、E1〜Eoはこの保持用キヤパシタ
C1〜Coにそれぞれ接続し、増幅回路A1〜Ao、ト
ランジスタT1〜Toおよび電流検出回路R1〜Roよ
り構成される各チヤネルの電圧電流変換回路、
L1〜Loはこの電圧電流変換回路E1〜E2の出力電
流がそれぞれ加えられる負荷である。７は前記電
流検出回路R1〜Roからの出力を制御回路へ読み
返すリード・バツク回路で、前記電流検出回路
R1〜Roからの出力のうちの１つを選ぶマルチプ
レクサ５およびこのマルチプレクサ５からの出力
に対応するデイジタル出力を発生し前記制御回路
１に加えるＡ／Ｄ変換回路６とから構成されてい
る。第２図における電流検出回路Riの一実施例を
その周辺の回路とともに第３図に示す。RAiは第
ｉチヤネルの電流出力を抵抗を介して電圧に変換
する増幅回路で、その出力の一方は増幅回路RAi
の入力にフイードバツクされ、他方はリード・バ
ツク回路７に加えられる。
ある。１はプロセツサで構成される制御回路、２
はこの制御回路１からのデイジタル出力に対応す
るアナログ出力を発生するＤ／Ａ変換回路、３は
このＤ／Ａ変換回路に接続する増幅回路、B0は
この増幅回路３の入力におけるゼロ点調整回路、
４はこの増幅回路３の出力を各チヤネルに切換え
るデマルチプレクサ、C1〜Coはこのデマルチプ
レクサ４の各出力端子からの出力を保持する保持
用キヤパシタ、E1〜Eoはこの保持用キヤパシタ
C1〜Coにそれぞれ接続し、増幅回路A1〜Ao、ト
ランジスタT1〜Toおよび電流検出回路R1〜Roよ
り構成される各チヤネルの電圧電流変換回路、
L1〜Loはこの電圧電流変換回路E1〜E2の出力電
流がそれぞれ加えられる負荷である。７は前記電
流検出回路R1〜Roからの出力を制御回路へ読み
返すリード・バツク回路で、前記電流検出回路
R1〜Roからの出力のうちの１つを選ぶマルチプ
レクサ５およびこのマルチプレクサ５からの出力
に対応するデイジタル出力を発生し前記制御回路
１に加えるＡ／Ｄ変換回路６とから構成されてい
る。第２図における電流検出回路Riの一実施例を
その周辺の回路とともに第３図に示す。RAiは第
ｉチヤネルの電流出力を抵抗を介して電圧に変換
する増幅回路で、その出力の一方は増幅回路RAi
の入力にフイードバツクされ、他方はリード・バ
ツク回路７に加えられる。
上記の構成において、制御回路１からデイジタ
ル出力信号が与えられると、Ｄ／Ａ変換回路２は
前記デイジタル出力信号に対応したアナログ出力
を発生する。このアナログ出力は増幅回路３で増
幅され、デマルチプレクサで第ｉチヤネルに加え
られる。保持用キヤパシタCiは前記アナログ出力
を保持し、この保持されたアナログ電圧に対応す
る出力電流を電圧電流変換回路Eiが発生し、負荷
Liに加える。電流検出回路Riは前記出力電流に対
応する電圧出力を発生し、マルチプレクサ５に加
える。
ル出力信号が与えられると、Ｄ／Ａ変換回路２は
前記デイジタル出力信号に対応したアナログ出力
を発生する。このアナログ出力は増幅回路３で増
幅され、デマルチプレクサで第ｉチヤネルに加え
られる。保持用キヤパシタCiは前記アナログ出力
を保持し、この保持されたアナログ電圧に対応す
る出力電流を電圧電流変換回路Eiが発生し、負荷
Liに加える。電流検出回路Riは前記出力電流に対
応する電圧出力を発生し、マルチプレクサ５に加
える。
マルチプレクサ５は制御回路１からの指令によ
り第ｉチヤネルの接点をオンにし、電流検出回路
Riの出力電圧がＡ／Ｄ変換回路６に加えられ、こ
れに対応するデイジタル出力が制御回路１にリー
ドバツクされる。
り第ｉチヤネルの接点をオンにし、電流検出回路
Riの出力電圧がＡ／Ｄ変換回路６に加えられ、こ
れに対応するデイジタル出力が制御回路１にリー
ドバツクされる。
ゼロ点の自動調整は次のように行われる。まず
チヤネル１（任意のチヤネルでよい）に関しゼロ
点調整回路B0により、手動でゼロ点調整を行な
つておく。自動調整モードでは、まず制御回路１
よりＤ／Ａ変換回路３に対し電圧電流変換回路
E1からの出力電流が０となるような出力を設定
する。第３図のような回路を電圧電流変換回路
E1として用いる場合には、出力トランジスタT1
がカツトオフするような出力を制御回路１から設
定すればよい。このときの各チヤネルの電流検出
回路R1〜Roの出力ea1〜eao（電流検出回路R1〜Ro
のオフセツト電圧に等しい）をリード・バツク回
路７を介して制御回路１にフイードバツクする。
制御回路１ではこのときの各チヤネルの値と１チ
ヤネルの値の差Δea2＝ea2−ea1…，Δeao＝eao−
ea1（電流検出回路R2〜Roのオフセツト電圧の電
流検出回路R1のオフセツト電圧からのずれ）を
演算し、メモリに格納する。次に制御回路１より
Ｄ／Ａ変換回路２に対し出力０％を設定する。こ
のときの各チヤネルの電流検出回路R1〜Roの出
力eb1〜eboをリード・バツク回路７を介して制御
回路１にフイードバツクし、前と同様に、制御回
路１においてこのときの各チヤネルの値と１チヤ
ネルの値の差Δeb2＝eb2−eb1，…，Δebo＝ebo−
eb1（チヤネル２〜ｎにおおける増幅回路Aiおよび
電流検出回路Riのオフセツト電圧の和のチヤネル
１の値からのずれ）を演算し、メモリに格納す
る。次に制御回路１において、Δeb2〜Δeboに含
まれる、電流検出回路に寄因するオフセツト成分
を除くためΔec2＝Δeb2−Δea2，…，Δeco＝Δebo−
Δeaoを演算すれば、各チヤネルの増幅回路Aiな
どによる、オフセツトの１チヤネルからのずれ
（差）がわかる。通常モードにおいて制御回路１
のチヤネル２〜ｎへの出力からそれぞれΔec2〜
Δecoを差し引いておけばオフセツトを含まない電
流出力を得ることができる。
チヤネル１（任意のチヤネルでよい）に関しゼロ
点調整回路B0により、手動でゼロ点調整を行な
つておく。自動調整モードでは、まず制御回路１
よりＤ／Ａ変換回路３に対し電圧電流変換回路
E1からの出力電流が０となるような出力を設定
する。第３図のような回路を電圧電流変換回路
E1として用いる場合には、出力トランジスタT1
がカツトオフするような出力を制御回路１から設
定すればよい。このときの各チヤネルの電流検出
回路R1〜Roの出力ea1〜eao（電流検出回路R1〜Ro
のオフセツト電圧に等しい）をリード・バツク回
路７を介して制御回路１にフイードバツクする。
制御回路１ではこのときの各チヤネルの値と１チ
ヤネルの値の差Δea2＝ea2−ea1…，Δeao＝eao−
ea1（電流検出回路R2〜Roのオフセツト電圧の電
流検出回路R1のオフセツト電圧からのずれ）を
演算し、メモリに格納する。次に制御回路１より
Ｄ／Ａ変換回路２に対し出力０％を設定する。こ
のときの各チヤネルの電流検出回路R1〜Roの出
力eb1〜eboをリード・バツク回路７を介して制御
回路１にフイードバツクし、前と同様に、制御回
路１においてこのときの各チヤネルの値と１チヤ
ネルの値の差Δeb2＝eb2−eb1，…，Δebo＝ebo−
eb1（チヤネル２〜ｎにおおける増幅回路Aiおよび
電流検出回路Riのオフセツト電圧の和のチヤネル
１の値からのずれ）を演算し、メモリに格納す
る。次に制御回路１において、Δeb2〜Δeboに含
まれる、電流検出回路に寄因するオフセツト成分
を除くためΔec2＝Δeb2−Δea2，…，Δeco＝Δebo−
Δeaoを演算すれば、各チヤネルの増幅回路Aiな
どによる、オフセツトの１チヤネルからのずれ
（差）がわかる。通常モードにおいて制御回路１
のチヤネル２〜ｎへの出力からそれぞれΔec2〜
Δecoを差し引いておけばオフセツトを含まない電
流出力を得ることができる。
なお第２図のＡ／Ｄ変換回路６において、Ｄ／
Ａ変換回路２を共用することにより、コストを節
約することもできる。
Ａ変換回路２を共用することにより、コストを節
約することもできる。
また第２図の実施例ではゼロ点調整回路を１カ
所B0設けたが、Ｄ／Ａ変換回路２や増幅回路３
等各チヤネル共通部分のオフセツトも含めて各チ
ヤネルごとに制御回路１によつて補正すればゼロ
点調整回路を全くなくすことができる。
所B0設けたが、Ｄ／Ａ変換回路２や増幅回路３
等各チヤネル共通部分のオフセツトも含めて各チ
ヤネルごとに制御回路１によつて補正すればゼロ
点調整回路を全くなくすことができる。
以上述べたように、本発明によればゼロ点調整
抵抗数およびゼロ点調整工数の少ない多点アナロ
グ出力回路を簡単な構成で実現できる。また素子
の経年変化のゼロ点変化への影響も受けにくい。
抵抗数およびゼロ点調整工数の少ない多点アナロ
グ出力回路を簡単な構成で実現できる。また素子
の経年変化のゼロ点変化への影響も受けにくい。
第１図は多点アナログ出力回路の従来例を示す
構成接続図、第２図は本発明の一実施例を示す構
成接続図、第３図は第２図における電流検出回路
の一実施例を示す電気回路図である。 １…制御回路、６…Ａ／Ｄ変換回路、７…リー
ド・バツク回路、R1〜Ro…電流検出回路。
構成接続図、第２図は本発明の一実施例を示す構
成接続図、第３図は第２図における電流検出回路
の一実施例を示す電気回路図である。 １…制御回路、６…Ａ／Ｄ変換回路、７…リー
ド・バツク回路、R1〜Ro…電流検出回路。
Claims (1)
- １ プロセツサで構成される制御回路からのデイ
ジタル信号出力に対応した多点の電流出力を発生
する多点アナログ出力回路において、各チヤネル
の電流出力を電圧に変換する電流検出回路と、こ
の電流検出回路の電圧出力をＡ／Ｄ変換して制御
回路に帰還するリード・バツク回路とを備え、電
流出力をＯとしたときおよび所定の出力値とした
ときのリードバツク回路の出力に基づき前記制御
回路で特定のチヤネルと他のチヤネルの間のオフ
セツト誤差の差を演算し、前記制御回路からのデ
イジタル信号出力を前記電流出力の各チヤネルご
とに存在するオフセツト誤差を打消すようなデイ
ジタル値によつて修正するように構成したことを
特徴とする多点アナログ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10515882A JPS58222302A (ja) | 1982-06-18 | 1982-06-18 | 多点アナログ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10515882A JPS58222302A (ja) | 1982-06-18 | 1982-06-18 | 多点アナログ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222302A JPS58222302A (ja) | 1983-12-24 |
| JPS6339921B2 true JPS6339921B2 (ja) | 1988-08-09 |
Family
ID=14399898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10515882A Granted JPS58222302A (ja) | 1982-06-18 | 1982-06-18 | 多点アナログ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222302A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62204309A (ja) * | 1986-03-04 | 1987-09-09 | Yuhshin Co Ltd | 制御機器の出力電流調整方法 |
| JPS6330902A (ja) * | 1986-07-25 | 1988-02-09 | Yamatake Honeywell Co Ltd | マルチル−プコントロ−ル装置 |
| JPH01276824A (ja) * | 1988-04-27 | 1989-11-07 | Oki Electric Ind Co Ltd | 出力信号ゼロ／スパン調整方式 |
| JPH066229A (ja) * | 1992-06-23 | 1994-01-14 | Mitsubishi Electric Corp | Ｄ／ａ変換器 |
| JP2006086731A (ja) * | 2004-09-15 | 2006-03-30 | Sony Corp | 信号処理装置及び映像装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528277A (en) * | 1975-07-10 | 1977-01-21 | Fuji Electric Co Ltd | Sampling control system |
| JPS5440987A (en) * | 1977-09-07 | 1979-03-31 | Tamaki Denshi Sangiyou Kk | Digital servo system |
| JPS5453776A (en) * | 1977-10-06 | 1979-04-27 | Toshiba Corp | Numerical controller |
| JPS54101071A (en) * | 1978-01-26 | 1979-08-09 | Heian Iron Works | Positioning control device for machine tools |
| JPS55127604A (en) * | 1979-03-27 | 1980-10-02 | Fuji Electric Co Ltd | Processing system for power failure of regulator |
-
1982
- 1982-06-18 JP JP10515882A patent/JPS58222302A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58222302A (ja) | 1983-12-24 |
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