JPH01214933A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はパイプラインの乱れを少なくする分岐命令処
理機構とオペランドアドレス計算機構により、多段パイ
プライン処理機構を効率的に動作させ、高い処理能力を
実現したデータ処理装置に関するものである。

〔従来の技術〕

第５図に従来のデータ処理装置で行われていたパイプラ
イン処理機構の例を示す。αｐは命令フェッチステージ
（ＩＦステデー）、＠は命令デコードステージ（Ｄステ
ージ）、（至）はオペランドアドレス計算ステージ（Ａ
ステージ）、α→はオペランドフェッチステージ（Ｆス
テージ）、（至）は命令実行ス千−ジ（Ｅステージ）で
ある。

ＩＦステデーａのはメモリから命令コードをフェッチし
てＤステージ（２）に出力する。Ｄステージ（至）はＩ
Ｆステデーａυから入力される命令コードをデコードし
て、デコード結果をＡステージ（至）に出力する。Ａス
テージ（２）は命令コード中で指定されたオペランドの
実効アドレスの計算を行い、計算したオペランドアドレ
スをＦステージα尋に出力する。

Ｆステージα４はＡステージ（至）から入力されたオペ
ランドアドレスに従い、メモリよりオペランドをフェッ
チする。フェッチしたオペランドはＥステージ（ト）に
出力する。Ｅステージ（ト）はＦステージα尋から入力
されたオペランドに対して命令コード中で指定された演
算を実行する。さらに必要ならその演算結果をメモリに
ストアする。

上記のパイプライン処理機構により、各命令で指定され
る処理は５つに分解され、５つの処理を順番に実行する
ことにより、指定された処理を完了する。各々５つの処
理は異なる命令に対しては並列動作させることが可能で
あり、理想的には上記の５段のパイプライン処理機構に
より５つの命令を同時に処理し、パイプライン処理を行
わない場合にくらべ、最大で５倍の処理能力もつデータ
処理装置を得ることができる。

〔発明が解決しようとする課題〕

パイプライン処理技術は上記のようにデータ処理装置の
処理能力を大幅に向上させる可能性をもつものであり、
高速なデータ処理装置で広゛く用いられている。

しかし、パイプライン処理にもいくつかの欠点があり、
いつも理想的な状態で命令が処理されるわけではない。

パイプライン処理で問題となるものの１つは命令のシー
ケンスを乱す分岐命令の実行である。

第５図に示すパイプライン処理機構をもち、分岐命令を
ＥステージαＱで処理してから分岐先命令をＩＦステデ
ーＱｌ）が処理する従来のデータ処理装置では、分岐命
令の実行により、パイプラインが大幅に乱れる。従来の
データ処理装置で分岐命令が実行された場合に、パイプ
ライン中を流れる命令の様子を第６図に示す。第６図で
は命令３及び命令１２が分岐命令である。命令３が実行
されるとすでにパイプライン処理中の命令４、命令５、
命令６、命令７はキャン゛セルされ、新たに命令１１が
ＩＦステデーαυから処理される。命令３がＥステージ
（ト）で実行されてから命令１１がＥステージ（ト）で
実行されるまでには４命令処理分の時間が無駄になる。

命令１２についても同様に４命令処理分の時間が無駄に
なる。この無駄時間は分岐命令の実行後に処理すべき命
令のフェッチが分岐命令のフェッチが分岐命令に対する
全パイプライン処理が終了した後に行°われるためであ
り、パイプライン処理の段数が多いほどこの無駄時間も
長くなる。

パイプライン処理を行うデータ処理装置では分岐命令の
処理が処理能力向との１つの大きなキーポイントである
ことは従来より指摘されており、様々な工夫がすでに行
われている。分岐命令の処理に対する工夫は例えばＪ、
　Ｋ、　Ｆ、　Ｌｅｅ、九Ｊ、　Ｓｍ１ｔｈ。

「Ｂｒａｎｃｈ　Ｐｒｅｄｉｃｔｉｏｎ　Ｓｔｒａｔｅ
ｇｉｅｓ　ａｎｄ　Ｂｒａｎｃｈ　ＴａｒｇｅｔＢｕｆ
ｆｅｒ　Ｄｅｓｉｇｎ　Ｊ　、　ＩＥＥＥ　Ｃｏｍｐｕ
ｔｅｒ、　Ｖｏｌ、　１７．Ｎｃｈ　１　。

Ｊａｎｕａｒｙ　、　１９８４．で紹介されている。し
かし、いずれの工夫も実現に多大のハードウェアを必要
としたり、一部の分岐命令のみにしか効果がないなど、
まだまだ欠点を多く残すものであった。

〔課題を解決するための手段〕

本発明のデータ処理装置では上記の欠点を解決するため
、条件分岐命令は履歴に依存して、その他の命令は命令
コードに依存して分岐を予測することが可能な命令デコ
ード機構と、分岐先アドレスを計算することが可能なプ
ログラムカウンタ値計算機構と、分岐命令の命令長と分
岐命令のプログラムカウンタ値を加算することが可能な
オペランドアドレス計算機構とをもつ。

〔作用〕

本発明のデータ処理装置では上記の、条件分岐命令は履
歴に依存して、その他の命令は命令コードに依存して分
岐を予測することが可能な命令デコード機構と、分岐先
アドレスを計算することが可能なプログラムカウンタ値
計算機構と、分岐命令の命令長と分岐命令のプログラム
カウンタ値を加算することが可能なオペランドアドレス
計算機（コとにより、サブルーチン分岐命令に対して命
令デコード段階で分岐処理を行い、パイプライン処理の
乱れを少なくする。

また、分岐命令の命令長と分岐命令のプログラムカウン
タ値を加算することが可能なオペランドアドレス計算機
構により、サブルーチン分岐命令、トラップ命令の実行
の際スタックにブツシュすべきこれらの命令の次のアド
レスにある命令のプログラムカウンタ値を計算すること
により、これらの命令をパイプライン上で効率的に処理
する。

〔発明の実施例〕

（１）本発明のデータ処理装置の命令フォーマット本発
明のデータ処理装置の命令は１６ビツト単位で可変長と
なっており、奇数バイト長の命令はない。

本発明のデータ処理装置では高頻度命令を短いフォーマ
ットとするため、特に工夫された命令フォーマット体系
をもつ。例えば、２オペランド命令に対して、基本的に
４バイト＋拡張部の構成をモち、すべてのアドレッシン
グモードが利用できる一般形フオーマットと頻度の高い
命令とアドレッシングモードのみを使用できる短縮形フ
ォーマットの２つのフォーマットがある。

第８図から第１７図に示す本発明のデータ処理装置の命
令フォーマット中に現われる記号の意味は次の通りであ
る。

ｍ：オペコードの入る部分 ＃：リテラル、または即値の入る部分 Ｅａ：８ミニ８ビツト形のアドレッシングモードでオペ
ランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎ：レジスタ上のオペランドをレジスタ番号で指定す
る部分 フォーマットは、第８図に示すように右側がＬＳＢ側で
、かつ高いアドレスになっている。アドレスＮとアドレ
スＮ＋１の２バイトを見ないと命令フォーマットが判別
できないようになっているが、これは、命令が必ず１６
ビツト（２バイト）単位でフェッチ、デコードされるこ
とを前提としたためである。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのＥａまたはｓｈの拡張部は、必
ずそのＥａまたはｓｈの基本部を含むハーフワードの直
後に置かれる。これは、命令により暗黙に指定される即
値データや、命令の拡張部に優先する。したがって、４
バイト以上の命令では、Ｅａの拡張部によって命令のオ
ペコードが分断される場合がある。

また、後でも述べるように、多段間接モードによって、
Ｅａの拡張部にさらに拡張部が付く場合にも、次の命令
オペコードよりもそちらの方が優先される。例えば、第
一ハーフワードにＥａｌを含み、第二ハーフワードｌこ
Ｅａ２を含み、第三ハーフワードまである６バイト命令
の場合を窃える。Ｅａｔに多段間接モードを使用したた
め、普通の拡張部のほかに多段間接モードの拡張部もつ
くものとする。

この時、実際の命令ビットパターンは、命令の第一ハー
フワード（Ｅａｌの基本部を含む）、Ｅａｌの拡張部、
Ｅａｔの多段間接モード拡張部、命令の第二ハーフワー
ド（Ｅａ２の基本部を含む）　、Ｅａ２の拡張部、命令
の第三ハーフワード、の順となる。

（１，１）短縮形２オペランド命令 第９図から第１２図に示す。２オペランド命令の短縮形
フォーマットである。

第９図はメモリーレジスタ間演算命令のフォーマットで
ある。このフォーマットにはソースオペランド側がメモ
リとなるＬ−ｆｏｒｍａｔとデスティネーションオペラ
ンド側がメモリとなるＳ−ｆｏｒｍａｔがある。

Ｌ−ｆｏｒｍａｔでは、Ｓｈはソースオペランドの指定
フィールド、Ｒｈはデスティネーションオペランドのレ
ジスタの指定フィールド、ＲＲはｓｈのオペランドサイ
ズの指定をあられす。レジスタとに置かれたデスティネ
ーションオペランドのサイズは、３２ビツトに固定され
ている。レジスタ側とメモリ側のサイズが異なり、ソー
ス側のサイズが小さい場合に符号拡張が行なわれる。

Ｓ−ｆｏｒｍａｔではｓｈはデスティネーションオペラ
ンドの指定フィールド、Ｒｈはソースオペランドのレジ
スタ指定フィールド、ＲＲはｓｈのオペランドサイズの
指定をあられす。レジスタ上に置かれたソースオペラン
ドのサイズは、３２ビツトに固定されている。レジスタ
側とメモリ側のサイズが異なり、ソース側のサイズが大
きい場合にあふれた部分の切捨てとオーバーフローチエ
ツクが行なわれる。

第１０図はレジスターレジスタ間演算命令のフォーマッ
ト（Ｒ−ｆｏｒｍａｔ　）である。Ｒｎはデスティネー
ションレジスタの指定フィールドＲｍはソースレジスタ
の指定フィールドである。オペランドサイズは３２ビツ
トのみである。

第１１図はリテラル−メモリ間演算命令のフォーマット
（Ｑ−ｆｏｒｍａｔ　）である。票はディスティネーシ
ョンオペランドサイズの指定フィールド、＃はリテラル
によるソースオペランドの指定フィールド、Ｓｈはデス
ティネーションオペランドの指定フィールドである。

第１２図は即値−メモリ間演算命令のフォーマット（１
−ｆｏｒｍａｔ）である。扇はオペランドサイズの指定
フィールド（ソース、ディスティネーションで共通）、
ｓｈはデスティネーションオペランドの指定フィールド
である。Ｉ−ｆｏｒｍａｔの即位のサイズは、デスティ
ネーション側のオペランドのサイズと共通に８．１６．
３２ビツトとなり、ゼロ拡張、符号拡張は行なわれない
。

（１，２）−膜形１オペランド命令 第１３図は１オペランド命令の一役形フオーマツ）　（
Ｇｌ−ｆｏｒｍａｔ　）である。践はオペランドサイズ
の指定フィールドである。一部の６１−ｆｏｒｍａｔ命
令では、Ｅａの拡張部以外にも拡張部がある。また、爪
を使用しない命令もある。

（１，３）−膜形２オペランド命令 第１４図から第１６図は２オペランド命令の一役形フオ
ーマットである。このフォーマットに含まれるのは、８
ビツトで指定する一役形アドレッシングモードのオペラ
ンドが最大２つ存在する命令である。オペランドの総数
自体は３つ以上になる場合がある。

第１４図は第一オペランドがメモリ睨みだしを必要とす
る命令のフォーマット（Ｇ−ｆｏｒｍａｔ　）である。

ＥａＭはデスティネーションオペランドの指定フィール
ド、朋はデスティネーションオペランドサイズの指定フ
ィールド、ＥａＲはソースオペランド指定フィールド、
ＲＲはソースオペランドサイズの指定フィールドである
。一部のＧ　　ｆｏｒｍａｔ命令では、ＥａＭやＥａＲ
の拡張部以外にも拡張部がある。

第１５図は第一オペランドが８ビツト即値の命令のフォ
ーマット（Ｅ−ｆｏｒｍａｔ　）である。ＥａＭはデス
ティネーションオペランドの指定フィールド、酉はデス
ティネーションオペランドサイズの指定フィールド、＃
はソースオペランド値である。

Ｅ−ｆｏｒｍａｔと１−ｆｏｒｍａｔとは機能的には似
たものであるが、考え方の点では大きく違っている。

Ｅ−ｆｏｒｍａｔはあくまでも２オペランド−膜形（Ｇ
−ｆｏｒｍａｔ）の派生形であり、ソースオペランドの
サイズが８ビツト固定、ディスティネーションオペラン
ドのサイズがｓ／１６／３２ビツトから選択となってい
る。つまり、異種サイズ間の演算を前提とし、デスティ
ネーションオペランドのサイズに合わせて８ビツトのソ
ースオペランドがゼロ拡張または符号拡張される。一方
１ａ　Ｉ−ｆａｒｍａｔは、特に転送命令、比較命令で
頻度の多い即値のパターンを短縮形にしたものであり、
ソースオペランドとディスティネーションオペランドの
サイズは等しい。

第１６図は第一オペランドがアドレス計算のみの命令の
フォーマット（ＧＡ　−ｆｏｒｍａｔ　）である。Ｅａ
Ｗはデスティネーションオペランドの指定フィールド、
鼎はデスティネーションオペランドサイズの指定フィー
ルド、ＥａＡはソースオペランドの指定フィールドであ
る。ソースオペランドとしては実行アドレスの計算結果
自体が使用される。

第１７図はショートブランチ命令のフォーマットである
。ｃｃｃｃは分岐条件指定フィールド、ｄｉｓｐ：８は
ジャンプ先との変位指定フィールド、本発明のデータ処
理装置では８ビツトで変位を指定する場合には、ビット
パターンでの指定値を２倍して変位値とする。

（１，ａ）アドレッシングモード 本発明のデータ処理装置のアドレッシングモード指定方
法には、レジスタを含めて６ビツトで指定する短縮形と
、８ビツトで指定する一役形がある。

未定義のアドレッシングモードを指定した場合や、意味
的に考えて明らかにおかしなアドレッシングモードの組
み合わせを指定した場合には、未定義命令を実行した場
合と同じく予約命令例外を発生し、例外処理を起動する
。

これに該当するのは、デスティネーションが即値モード
の場合、アドレス計算を伴うべきアドレシングモード指
定フィールドで即値モードを使用した場合などである。

第１８図から第２８図に示すフォーマットの図中で使わ
れる記号つぎの通りである。

Ｒｎ　　レジスタ指定 （Ｓｈ）　６ビツトの短縮形アドレッシングモードでの
指定方法 （Ｅａ）　　８ビツトの一船形アドレッシングモードで
の指定方法 フォーマット図で点線で囲まれた部分は、拡張部を示す
。

（１，４，１）基本アドレッシングモード本発明のデー
タ処理装置は様々なアドレッシングモードをサポートす
る。そのうち、本発明のデータ処理装置でサポートする
基本アドレッシングモードには、レジスタ直接モード、
レジスタ間接モード、レジスタ相対間接モード、即値モ
ード、絶対モード、ＰＣ相対間接モード、スタックポツ
プモード、スタックブツシュモードがある。

レジスタ直接モードは０、レジスタの内容をそのままオ
ペランドとする。フォーマットは第１８図に示す。Ｒｎ
は汎用レジスタの番号を示す。

レジスタ間接モードは、レジスタの内容をアドレスとす
るメモリの内容をオペランドとする。フォーマットは第
１９図に示す。Ｒｎは汎用レジスタの番号を示す。

レジスタ相対間接は、ディスプレースメント値が１６ビ
ツトか３２ビツトかにより、２種類ある。それぞれ、レ
ジスタの内容に１６ビツトまたは３２ビツトのディスプ
レースメント値を加えた値をアドレスとするメモリの内
容をオペランドとする。フォーマットは第２０図に示す
。Ｒｎは汎用レジスタの番号を示す。ｄｉｓｐ：１６と
ｄｉｓｐ：３２は、それぞれ、１６ビツトのディスプレ
ースメント値、３２ビツトのディスプレースメント値を
示す。ディスプレースメント値は符号付きとして扱う。

即値モードは、命令コード中で指定されるビットパタン
をそのまま２進数と見なしてオペランドする。フォーマ
ットは第２１図に示す。ｉｍｍ　ｄａｔａは即値を示す
。ｉｍｍ　ｄａｔａのサイズは、オペランドサイズとし
て命令中で指定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類ある。それぞれ、命
令コード中で指定される１６ビツトまたは３２ビツトの
ビットパタンをアドレスとしたメモリの内容をオペラン
ドとする。フォーマットは第２２図に示す。ａｂｓ　：
１６とａｂｓ：３２は、それぞれ、１６ビツト、３２ビ
ツトのアドレス値を示す。ａｂｓ：１６でアドレスが示
されるときは指定されたアドレス値を３２ビツトに符号
拡張するっ ＰＣＣ対間上モード、ディスプレースメント値が１６ビ
ツトか３２ビツトかにより、２種類ある。それぞれ、プ
ログラムカウンタの内容に１６ビツトまたは３２ビツト
のディスプレースメント値を加えた値をアドレスとする
メモリの内容をオペランドとする。フォーマットは第２
３図に示す。ｄｉｓｐ：１６とｄｉｓｐ：３２は、それ
ぞれ、１６ビツトのディスプレースメント値、３２ビツ
トのディスプレースメント値を示す。ディスプレースメ
ント値は符号付きとして扱う。ＰＣ相対間接モードにお
いて参照されるプログラムカウンタの値は、そのオペラ
ンドを含む命令の先頭アドレスである。多段間接アドレ
シングモードにおいてプログラムカウンタの値が参照さ
れる場合にも、同じように命令先頭のアドレスをＰＣ相
対の基準値として使用する。

スタックポツプモールドはスタックポインタ（ＳＰ）の
内容をアドレスとするメモリの内容をオペランドとする
。オペランドアクセス後、？をオペランドサイズだけイ
ンクリメントする。例えば、３２ビツトデータを扱う時
には、オペランドアクセス後にＳＰが＋４だけ更新され
る。Ｂ、ＨのサイズΦオペランドに対するスタフ・クポ
ップモードの指定も可能であり、それぞれＳＰが＋１．
＋２だけ更新される。フォーマットは第２４図に示す。

オペランドに対しスタックポツプモードが意味を持たな
いものに対しては、予約命令例外を発生する。具体的に
予約命令例外となるのは、ｗｒｉｔ６オペランド、ｒｅ
ａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに対するス
タックポツプモード指定である。

スタックブツシュモードはＳＰの内容をオペランドサイ
ズだけデクリメントした内容をアドレスとするメモリの
内容をオペランドとする。スタックブツシュモードでは
オペランドアクセス前にＳＰがデクリメントされる。例
えば、３２ビツトデータを扱う時には、オペランドアク
セス前にＳＰが−４だけ更新される。Ｂ、Ｈのサイズの
オペランドに対するスタックブツシュモードの指定も可
能であり、それぞれＳＰが−１，−２だけ更新される。

フォーマットは第２５図に示す。オペランドに対してス
タックブツシュモードが意味を持たないものに対しては
、予約命令例外を発生する。具体的に予約命令例外とな
るのは、ｒｅａｄオペランド、ｒｅａｄ−ｍｏｄｉｆｙ
−ｗｒｉｔｅ　　オペランドに対するスタックブツシュ
モード指定である。

（１，４，２）多段間接アドレッシングモード複雑なア
ドレッシングも、基本的には加算と間接参照の組み合わ
せに分解することができる。したがって、加算参照のオ
ペレーションをアドレッシングのプリミティブとして与
えておき、それを任意に組み合わせることができれば、
どんな複雑なアドレッシングモードをも実現することが
できる。本発明のデータ処理装置の多段間接アドレッシ
ングモードはこのような考え方にたったアドレッシング
モードである。複雑なアドレッシングモードは、モジュ
ール間のデータ参照やＡＩ言語の処処系に特に有用であ
る。

多段間接アドレッシングモードを指定するとき、基本ア
ドレッシングモード指定フィールドでは、レジスタベー
ス多段間接モード、ＰＣベース多段間接モード、絶対ベ
ース多段間接モードの３種類の指定方法のうちいずれか
１つを指定する。

レジスタベース多段間接モードはレジスタの値を、拡張
する多段間接アドレッシングのベース値とするアドレッ
シングモードである。フォーマットは第２６図に示す。

Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードはプログラムカウンタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォーマットは第２７図に示
す。

絶対ベース多段間接モードはゼロを、拡張する多段間接
アドレッシングのベース値とするアドレッシングモード
である。フォーマットは第２８図に示す。

拡張する多段間接モード指定フィールドは、１６ビツト
を単位としており、これを任意回繰り返す。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（×１、×２
、×４、×８）と加算、メモリの間接参照、を行なう。

多段間接モードのフォーマットは第２９図で示す。各フ
ィールドは以下に示す意味をもつ。

Ｅ＝０：多段間接モード継続 Ｅ＝１ニアドレス計算終了 ｔｍｐ　−−＞　ａｄｄｒｅｓｓ　　ｏｆ　　ｏｐｅｒ
ａｎｄ■−０：メモリ間接参照なし ｔｍｐ＋ｄｉｓｐ＋Ｒｘ　＊　５ｃａｌｅ　−−＞　ｔ
ｍｐ■−１＝メモリ間接参照あり ｍｅｍ（ｔｍｐ＋ｄｉｓｐ＋Ｒｘ　＊　５ｃａｌｅ）＝
＝＞　ｔｍｐＭ＝Ｏ：　＜Ｒｘ＞　Ｗｅインデクスとし
て使用Ｍ−１：特殊なインデクス ＜Ｒｘ＞　−０インデクス値を加算しない（ＲＸ−０） ＜ＲＸ＞−１プログラムカウンタをインデクス値として
使用 （Ｒｘ−ＰＣ） ＜Ｒｘ＞＝２〜ｒｅｓｅｒｖｅｄ Ｄ−ａ：多段間接モード中の４ビツトのフィールドｄ４
の値を４倍してディスプレースメント値とし、これを加
算する。ｄ４は符号付きとして扱い、オペランドのサイ
ズとは関係なく必ず４倍して使用する。

Ｄ−１：多段間接モードの拡張部で指定されたｄｉｓｐ
ｘ　（１６／３２ビツト）をディスプレースメント値と
し、これを加算する。

拡張部のサイズはｄ４フィールドで指定する。

ｄ４−００ｏ１　　ｄｉｓｐｘ　１．ｔ１６ビツトａ４
−ｏｏｔｏ　　ｄｉｓｐｘは３２ビットＸＸ：インデク
スのスケール（ｓｃａｌｅ−１／２／４／８）プログラ
ムカウンタに対して×２、×４、×８のスケーリングを
行なった場合には、その段の処理終了後の中間値（ｔｍ
ｐ　）として、不定値が入る。この多段間接モードによ
って得られる実効アドレスは予測できない値となるか、
例外は発生しない。プログラムカウンタに対するスケー
リングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第３０図、第３１図に示す。第３０図は多段間接モ
ードが継続するか終了するかのバリエーションを示す。

第３１図はディスプレースメントのサイズのバリエーシ
ョンを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマット上、任意の段数が可能
になっている。

（１，Ｓ）例外処理 本発明のデータ処理装置はソフトウェア負荷の軽減のた
め、豊富な例外処理機能をもつ、本発明しデータ処理装
置では例外処理は、命令処理を再実行するもの（例外）
、命令処理を完了するもの（トラップ）、割込の３種類
に分けて名称をつけている。また本発明のデータ処理装
置では、この３種の例外処理と、システム障害を総称し
てＥＩＴと呼ぶ。

（２）機能ブロックの溝成 第２図に本発明のデータ処理装置のブロック図を示す。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部＠０、命令デコード部閏、ＰＣ計算
部ｂＪ１オペランドアドレス計算部−、マイクロＲＯＭ
部碩、データ演算郷関、外部パスインターフェイス部優
ηに分かれる。第２図では、その他にＣＰＵ外部にアド
レスを出力するアドレス出力回路ＦｉｌとＣＰＵ外部と
データの入出力を行うデータ入出力回路６特を他の機能
ブロック部と分けて示した。

（２，１）命令フェッチ部 命令フェッチ部＠すにはブランチバッファ、命令キュー
とその制御部などがあり、次にフェッチすべき命令のア
ドレスを決定して、ブランチバッファやＣＰＵ外部めメ
モリから命令をフェッチする。

ブランチバッファへの命令登録も行う。

ブランチバッファは小規模であるためセレクテイブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特願昭６１−２０２０４１で詳しく述べられている。

− 次にフェッチすべき命令のアドレスは命令キューに入力
すべき命令のアドレスとして専用のカウンタで計算され
る。分岐やジャンプが起きたときには、新たな命令のア
ドレスが、ＰＣ計算部關やデータ演算部−より転送され
てくる。

ＣＰＵ外部のメモリから命令をフェッチするときは、外
部バスインターフェイス部旬を通して、フェッチすべき
命令のアドレスをアドレス出力回路−からＣＰＵ外部に
出力し、データ入出力回路−をから命令コードをフェッ
チする。

バッファリングした命令コードのうち、命令デコード部
闘で次にデコードすべき命令コードを命令デコード部ら
２に出力する。

（２，２）命令デコード部 、命令デコード部匈では基本的に１６ビツト（ハーフワ
ード）単位に命令コードをデコードする。このブロック
には第１ハーフワードに含まれるオペコードをデコード
するＦＨＷデコーダ、第２、第３ハーフワードに含まれ
るオペコードをデコードするＮＦＨＷデコーダ、アドレ
ッシングモードをデコードするアドレッシングモードデ
コーダが含まれる。

さらにＦｌ（ＷデコーダやＮＦＨＷデコーダの出力をさ
らにデコードして、マイクロＲＯＭのエンドリアドレス
を計算するデコーダ２、条件分岐命令の分岐予測を行う
分岐予測機構、オペランドアドレス計算のときのパイプ
ラインコンフリクトをチエツクするアドレス計算コンフ
リクトチエツク機構も含まれる。

命令フェッチ部より入力された命令コードを２クロツク
につきθ〜６バイトのデコードする。デコード結果のう
ち、データ演算部−での演算に関・する情報がマイクロ
ＲＯＭ　ｆ５６１に、オペランドアドレス計算に関係す
る情報がオペランドアドレス計算部（財）に、ＰＣ計算
に関係する情報がｐｃ計算部關に、それぞれ出力される
。

（２，３）マイクロＲＯＭ部 マイクロＲＯＭ部６５には主にデータ演算部−を制御す
るマイクロプログラムが格納されているマイクロＲＯＭ
　、マイクロシーケンサ、マイクロ命令テコーダなどが
含まれる。マイクロ命令はマイクロＲＯＭから２クロツ
クに１度読み出される。マイクロシーケンサはマイクロ
プログラムで示されるシーケンス処理の他に、例外、割
込、トラップ（この３つをあわせてＥＩＴと呼ぶ）の処
理をハードウェア的に受付ける。またマイクロＲＯＭ部
はストアバッファの管理も行う。マイクロＲＯＭ部には
命令コードに依存しない割込みや演算実行結果によるフ
ラッグ情報と、デコーダ２の出力など命令デコード部の
出力が入力される。マイクロデコーダの出力は主にデー
タ演算部間に対して出力されるが、ジャンプ命令の実行
による他の先行処理中止情報など一部の情報は他のブロ
ックへも出力される。

（２，４）オペランドアドレス計算部 オペランドアドレス計算部（財）は、命令デコード部霞
のアドレスデコーダなどから出力されたオペランドアド
レス計算に関係する情報によりハードワイヤード制御さ
れる。このブロックではオペランドのアドレス計算に関
するほとんどの処理が行われる。メモリ間接アドレシン
グのためのメモリアクセスのアドレスやオペランドアド
レスがメモリにマツプされたＩ１０領域に入るかどうか
のチエツクも行われる。

アドレス計算結果は外部バスインターフェイス部闘に送
られる。アドレス計算に必要な汎用レジスタやプログラ
ムカウンタの値はデータ演算部より入力される。

メモリ間接アドレッシングを行うときは外部バスインタ
ーフェイス部鋪を通してアドレス出力回路間からＣＰＣ
外部に参照すべきメモリアドレスを出力し、データ入出
力部Ｉｎから入力された間接アドレス値を命令デコード
部霞をそのまま通過させてフェッチする。

（２，５）ＰＣ計算部 ＰＣ計算部關は命令デコード部Ｍ　；）ら出力されるＰ
Ｃ計算に関係する情報でハードワイヤードに制御され、
命令のＰＣ値を計算する。本特許のデータ処理装置は可
変長命令セットを持っており、命令をデコードしてみな
いとその命令の長さが判らない。

ＰＣ計算部關は、命令デコード部Ｍから出力される命令
長をデコード中の命令のＰＣ値に加算することによりつ
ぎの命令のＰＣ値を作り出す。また、命令デコード郡部
が、分岐命令をデコードしてデコード段階での分岐を指
示したときは命令長の代、わりに分岐変位を分岐命令の
ｐｃ値に加算することにより分岐先命令のＰＣ値を計算
する。分岐命令に対して命令デコード段階で分岐を行う
ことを本発明のデータ処理装置ではブリブランチと呼ぶ
。ブリブランチの方法については特願昭６１−２０４５
００と特願昭６１−２００５５７で詳しく述べられてい
る。

ＰＣＣ計算８喝ｊ計算結果は各命令のＰＣ値として命令
のデコード結果とともに出力されるほか、ブリブランチ
時には、次にデコードすべき命令のアドレスとして命令
フェッチ部に出力される。

また、次に命令デコード部闘でデコードされる命令の分
岐予測のためのアドレスにも使用される。

分岐予測の方法については特願昭６２−８３９４で詳し
く述べられている。

（２，６）データ演算部 データ演算部−はマイクロプログラムにより制御され、
マイクロＲＯＭ部飽すの出力情報に従い、各命令の機能
を実現するに必要な演算をレジスタと演算器で実行する
。演算対象となるオペランドが一アドレスや即値の場合
は、オペランドアドレス計算部（財）で計算されたアド
レスや即値を外部バスインターフェイス部ｆ５７１を通
過させて得る。また、演算対象となるオペランドがＣＰ
Ｕ外部のメモリにあるデータの場合は、アドレス計算部
−で計算されたアドレスをバスヂンターフエイス部φη
がアドレス出力回路−から出力して、ＣＰＵ外部のメモ
リからフェッチしたオペランドをデータ入出力回路−か
ら得る。

演算器としてはＡＬＵ　、バレルシフタ、プライオリテ
ィエンコーダやカウンタ、シフトレジスタなどがある。

レジスタと主な演算器の間は３バスで結合すれており、
１つのレジスタ間演算を指示する１マイクロ命令を２ク
ロツクサイクルで処理する。

データ演算のときＣＰＵ外部のメモリをアクセスする必
要かある時はマイクロプログラムの指示により外部バス
インターフェイス部ｉ５′？）を通してアドレス出力回
路−からアドレスをＣＰＵ外部に出力し、データ入出力
回路−を通して目的のデータをフェッチする。

ＣＰＵ　外部のメモリにデータをストアするときは外部
バスインターフェイス部ｂηを通してアドレス出力回路
［有］樽よりアドレスを出力すると同時に、データ入出
力回路１９１からデータをＣＰＵ外部に出力する。オペ
ランドストアを効率的に行うためデータ演算部−には４
バイトのストアバッファがある。

ジャンプ命令の処理や例外処理などを行って新たな命令
アドレスをデータ演算部−が得たときはこれを命令フェ
ッチ部（５ＩｌとＰＣ計算部−に出力する。

（２，７）外部ハスインターフェイス部外部バスインタ
ーフェイス部るηは本特許のデータ処理装置の外部バス
での通信を制御する。メモリのアクセスはすべてクロッ
ク同期で行われ、最小２クロックサイクルで行うことが
できる。

メモリに対するアクセス要求は命令フェッチ部＠υ、ア
ドレス計算部−、データ演算部６Ｑから独立ニ生シる。

。外部バスインターフェイス部わηはこれらのメモリア
クセス要求を調停する。さらにメモリとＣＰＵを侍ぶデ
ータバスサイズである３２ビツト（ワード）の整置境界
をまたぐメモリ番地にあるデータのアクセスは、このブ
ロック内で自動的にワード境界をまたぐことを検知して
、２回のメモリアクセスに分解して行う。

ブリフェッチするオペランドとストアするオペランドが
重なる場合の、コンフリクト防止処理やストアオペラン
ドからフェッチオペランドへのバイパス処理も行う。

（３）パイプライン機構 本発明のデータ処理装置のパイプライン処理は第３図に
示す構成となる。命令のブリフェッチを行う命令フェッ
チステージ（ＩＦステデー＜１′Ｄ）、命令のデコード
を行うデコードステージ（Ｄステージ（イ）〕、オペラ
ンドのアドレス計算を行うオペランドアドレス計算ステ
ージ（Ａステージ瞥）、マイクロＲＯＭアクセス（特に
Ｒステージ国と呼ぶ）とオペランドのブリフェッチ（特
にＯＦステデーＣηと呼ぶ）を行うオペランドフェッチ
ステージ（Ｆステージｌ３４）、命令の実行を行う実行
ステージ（Ｅステージ−）の５段構成をパイプライン処
理の基本とする。Ｅステージ側では１段のストアバッフ
ァがあるほか、高機能命令の一部は命令実行自体をパイ
プライン化するため、実際には５段以上のパイプライン
処理効果がある。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロックで行うことが
できる。従って理想的には２クロツクごとに次々とパイ
プライン処理が進行する。

本発明のデータ処理装置にはメモリーメモリ間演算や、
メモリ間接アドレッシングなど、基本パイプライン処理
１回だけでは処理が行えない命令があるが、本発明のデ
ータ処理装置はこれらの処理に対してもなるべく均衡し
たパイプライン処理が行えるように設計されている。複
数のメモリオペランドをもつ命令に対してはメモリオペ
ランドの数をもとに、デコード段階で複数のパイプライ
ン処理単位（ステップコード）に分解してパイプライン
処理を行うのである。パイプライン処理単位の分解方法
に関しては特願昭６１−２３６４５６で詳しく述べられ
ている。

１Ｆステージ０１）からＤステージ（至）に渡される情
報は命令コードそのものである。Ｄステージ（２）から
Ａステージに渡される情報は命令で指定された演算に関
するもの（Ｄコード（ロ）と呼ぶ）と、オペランドのア
ドレス計算に関係するもの（Ａコード働と呼ぶ）との２
つある。Ａステージ（ハ）からＦステージに渡される情
報はマイクロプログラムルーチンのエントリ番地やマイ
クロプログラムへのパラメータなどを含むＲコード（至
）と、オペランドのアドレスとアクセス方法指示情報な
どを含むＦコードとの２つである。Ｆステージ（財）か
らＥステージ０均に渡される情報は演算制御情報と、リ
テラルなどを含むＥコード（ハ）と、オペランドやオペ
ランドアドレスなどを含むＳコード顛との２つである。

Ｅステージ（至）以外のステージで検出されたＦＩＴは
そのコードがＥステージ０四の到達するまではＥＩＴ処
理を起動しない。Ｅステージ瞥で処理されている命令の
みが実行段階の命令であり、ＩＦステデー０１）〜Ｆス
テデー（財）で処理されている命令はまだ実行段階に至
っていないのである。従ってＥステージ（至）以外で検
出されたＥＩＴは検出したことをステップコード中に記
録して次のステージに伝えられるのみである。

（３，１）パイプライン処理単位 （３，１，１）命令コードフィールドの分類本発明のデ
ータ処理装置のパイプライン処理単位は命令セットのフ
ォーマットの特徴を利用して決定されている。（１）の
節で述べたように、本発明のデータ処理装置の命令は２
バイト単位の可変長命令であり、基本的には（２バイト
の命令基本部＋Ｏ〜４バイトのアドレシング修飾部）を
１〜３回繰り返すことにより命令が構成されている。

命令基本部には多くの場合オペコード部とアドレッシン
グモード指定部があり、インデックスアドレシングやメ
モリ間接アドレッシングが必要なときにはアドレッシン
グ修飾部の代わりに（２バイトの多段間接モード指定部
＋０〜４バイトのアドレシング修飾部）が任意値付く。

また、命令により２または４バイトの命令固有の拡張部
が最後に付く。

命令基本部には命令のオペコード、基本アドレッシング
モード、リテラルなどが含まれる。アドレッシング修飾
部はディスプレースメント、絶対アドレス、即値、分岐
命令の変位のいずれかである。命令固有の拡張部にはレ
ジスタマツプ、１−ｆｏｒｍａｔ命令の即値指定などが
ある。第３２図で本発明のデータ処理装置の基本的命令
フォーマットの特徴を示す。

（３，１，２）ステップコードへの命令の分解本発明の
データ処理装置では上記の命令フォーマットの特徴を生
かしたパイプライン処理を行う。

Ｄステージ（至）では（２バイトの命令基本部＋０〜４
バイトのアドレッシング修飾部）、（多段間接モード指
定部子アドレッシング修飾部）または命令固有の拡張部
を１つのデコード単位として処理する。各回のデコード
結果をステップコードと呼び、Ａステージ姫以降ではこ
のステップコードをパイプライン処理の単位としている
。ステップコードの数は命令ごとに固有であり、多段間
接モード指定を行わないとき、１つの命令は最小１個、
最大３個のステップコードに分かれる。多段間接モード
指定があればそれだけステップコードが増える。ただし
、これは後で述べるようにデコード段階のみである。

（３，１゜３）プログラムカウンタの管理本発明のデー
タ処理装置のパイプライン上に存在するステップコード
はすべて別命令に対するものである可能性があり、プロ
グラムカウンタの値はステップコードごとに管理する。

すべてのステップコードはそのステップコードのもとに
なった命令のプログラムカウンタ値をもつ。ステップコ
ードに付属してパイプラインの各ステージを流れるプロ
グラムカウンタ値はステッププログラムカウンタ（ＳＰ
Ｃ）と呼ぶ。ＳＰＣはパイプラインステージを次々と受
は渡されていく。

（３，２）各パイプラインステージの処理各パイプライ
ンステージの入出カステップコードには第３図に示した
ように便宜上名前が付けられている。またステップコー
ドはオペコードに関する処理を行い、マイクロＲＯＭの
エントリ番地やＥステージ（至）に対するパラメータな
どになる系列とＥステージ（至）のマイクロ命令に対す
るオペランドになる系列の２系列がある、７ （３，２，１）命令フェッチステージ 命令フェッチステージ（ＩＦステデー０η）は命令をメ
モリやブランチバッファからフェッチし、命令キューに
入力して、Ｄステージ（至）に対して命令コードを出力
する。命令キューの入力は整置された４バイト単位で行
う。メモリから命令をフェッチするときは整置された４
バイトにつき最小２クロックを要する。ブランチバッフ
ァがヒツトした時は整置された４バイトにつき１クロツ
クでフェッチ可能である。命令キューの出力単位は２ツ
マイトごとに可変であり、２クロツクの間に最大６ノマ
イトまで出力できる。また分岐の直後には命令キューを
バイパスして命令基本部２バイトを直接命令デコーダに
転送することもできる。

ブランチバッファへの命令の登録やクリアなどの制御、
ブリフェッチ先命令アドレスの管理や命令キューの制御
もＩＦステデー（３υで行う。

１ＦステージＯＤで検出するＥＩＴには命令をメモリか
らフェッチするときのバスアクセス例外や、メモリ保護
違反などによるアドレス変換例外がある。

（３，２，２）命令デコードステージ 命令デコードステージ（Ｄステージ＠）はＩＦステデー
０りから入力された命令コードをデコードする。デコー
ドは命令デコード部姉のＦＨＷデコーダ、ＮＦＨＷデコ
ーダ、アドレッシングモードデコーダを使用して、２ク
ロック単位に１度行ない、１回のデコード処理で、Ｏ〜
６バイトの命令コードを消費する（　ＲＥＴ命令の復帰
先アドレスを含むステップコードの出力処理などでは命
令コードを消費しない）。１回のデコードでＡステージ
瞥に対してアドレス計算情報であるＡコード働である約
３５ビツトの制御コードと最大３２ビツトアドレス修飾
情報と、オペコードの中間デコード結果であるＤコード
（ロ）である約５０ビツトの制御コードと８ビツトのリ
テラル情報と、を出力する。

Ｄステージ（至）では各命令のＰＣ計算部關の制御、分
岐予測処理、ブリブランチ命令に対するブリブランチ処
理、命令キューからの命令コード出力処理も行う。

Ｄステージ（２）で検出するＦＩＴには予約命令例外、
ブリブランチ時の奇数アドレスジャンプトラップがある
。また、ＩＦステデー（ロ）より転送されてきた各種Ｅ
ＩＴはステップコード内にエンコードする処理をしてＡ
ステージ瞥に転送する。

（３，２，３）オペランドアドレス計算ステージオペラ
ンドアドレス計算ステージ（ハ）〕は処理が大きく２つ
に分かれる。１つは命令デコード部１２のデコーダ２を
使用して、オペコードの後段デコードを行う処理で、他
方はオペランドアドレス計算部（財）でオペランドアド
レスの計算を行う処理である。

オペコードの後段デコード処理はＤコード（ロ）を入力
とし、レジスタやメモリの書き込み予約及びマイクロプ
ログラムのエントリ番地とマイクロプログラムに対する
パラメータなどを含むＲコード（財）の出力を行う。な
お、レジスタやメモリ書き込み予約は、アドレス計算で
参照したレジスタやメモリの内容がパイプライン上を先
行する命令で書き換えられ、誤ったアドレス計算が行わ
れるのを防ぐためのものである。レジスタやメモリの書
き込み予約はデッドロックを避けるため、ステップコー
ドごとに行うのではなく命令ごとに行う。レジスタやメ
モリの書き込み予約については特願昭６２−１４４３９
４で詳しく述べられている。

オペランドアドレス計算処理はＡコード（６）を入力と
し、Ａコード（６）に従いオペランドアドレス計算部−
で加算やメモリ間接参照を組み合わせてアドレス計算を
行い、その計算結果をＦコード■として出力する。この
際、アドレス計算に伴うレジスタやメモリの読み出し時
にコンフリクトチエツクを行い、先行命令がレジスタや
メモリに書き込み処理を終了していないためコンフリク
トが指示されれば、先行命令がＥステージ鏝で書き込み
処理を終了するまで待つ。また、オペランドアドレスや
メモリ間接参照のアドレスがメモリにマツプされたＩ１
０領域に入るかどうかのチエツクも行う。

Ａステージ＠鴫で検出するＥＩＴには予約命令例外、特
権命令例外、バスアクセス例外、アドレス変換例外、メ
モリ間接アドレシングのときのオペランドブレイクポイ
ントヒツトによるデバッグトラップがある。Ｄコード（
ロ）、Ａコード働自体がＥＩＴを起こしたことを示して
おれば、Ａステージ−はそのコードに対してアドレス計
算処理をせず、そのＥＩＴ　８　Ｒコード（至）やＦコ
ード（ロ）に伝える。

（３，２，４）マイクロＲＯＭアクセススデージオペラ
ンドフエツテステージＣＦステージ（財）〕も処理が大
きく２つに分かれる。１つはマイクロＲＯＭのアクセス
処理であり、特にＲステージ−と呼ぶ。他方はオペラン
ドプリフェッチ処理であり、特にＯＦステデーＣ（ηと
呼ぶ。Ｒステージ（至）とＯＦステデー３ηは必ずしも
同時に動作するわけではなく、メモリアクセス権が獲得
できるかどうかなどに依存して、独立に動作する。

Ｒステージ（至）の処理であるマイクロＲＯＭアクセス
処理はＲコードに対して次のＥステージでの実行制御コ
ードであるＥコードを作り出すためのマイクロＲＯＭア
クセスとマイクロ命令デコード処理である。１つのＲコ
ードに対する処理が２つ以とのマイクロプログラムステ
ップに分解される場合、マイクロＲＯＭはＥステージ（
至）で使用され、次のＲコード（至）はマイクロＲＯＭ
アクセス待ちになる。Ｒコード（至）に対するマイクロ
ＲＯＭアクセスが行われるのはその前のＥステージ（至
）での最後のマイクロ命令実行の時である。本発明のデ
ータ処理装置ではほとんどの基本命令は１マイクロプロ
グラムステツプ行われるため実際にはＲコード（至）に
対するマイクロＲＯＭアクセスが次々と行われることが
多い。

Ｒステージ−で新たに検出するＥＩＴはない。Ｒコード
（至）が命令処理再実行型のＥＩＴを示しているときは
そのＢＩＴ処理に対するマイクロプログラムが実行され
るのでＲステージ国はそのＲコード■に従ったマイクロ
命令をフェッチする。Ｒコード（財）が奇数アドレスジ
ャンプトラップを示しているときＲステージ端はそれを
Ｅコードに）に伝える。

これはブリブランチに対するもので、Ｅステーシロ四で
はそのＥコードに）で分岐が生じなければそのプリブラ
ンチを有効として奇数アドレスジャンプトラップを発生
する。

（３，２，５）オペランドフエツテスデージオペランド
フエツテステージ（ＯＦステデー＠）はＦステージ−で
行う上記の２つの処理のうちオペランドプリフェッチ処
理を行う。

オペランドブリフェッチはＦコード■を入力とし、フェ
ッチしたオペランドとそのアドレスをＳコード明として
出力する。１つのＦコード（ロ）ではワード境界をまた
いでもよいが４バイト以下のオペランドフェッチを指定
する。Ｆコード（財）にはオペランドのアクセスを行う
かどうかの指定も含まれており、Ａステージ−で計算し
たオペランドアドレス自体や即値をＥステージ−に転送
する場合にはオペランドブリフェッチは行わず、Ｆコー
ド（財）の内容をＳコード四として転送する。ブリフェ
ッチしようとするオペランドとＥステージＣ（ｌが書き
込み処理を行おうとするオペランドが一致するときは、
オペランドブリフェッチはメモリから行ワス、バイパス
して行なう。またＩ１０領域に対してはオペランドブリ
フェッチを遅延させ、先行命令がすべて完了するまで待
ってオペランドフェッチを行う。

ＯＦステデー−で検出するＥＩＴにはバスアクセス例外
、アドレス変換例外、オペランドブリフェッチに対する
ブレイクポイントヒツトによるデバッグトラップがある
。Ｆコード（財）がデバッグトラップ以外のＥＩＴを示
しているときはそれｔＳコード四に転送し、オペランド
ブリフェッチは行わない。

Ｆコード■がデバッグトラップを示しているときはその
Ｆコード（ロ）に対してＥＩＴを示していないときと同
じ処理をすると共にデバッグトラップをＳコード囮に伝
える。

（３，２，６）実行ステージ 実行ステージ（ＥステージＣｌ１ｆ９）はＥコードに）
、Ｓコード囮を入力として動作する。このＥステージ側
が命令を実行するステージであり、Ｆステージ（財）以
前のステージで行われた処理はすべてＥステージ０四の
ための前処理である。Ｅステージ３均でジャンプ命令が
実行されたり、ＥＩＴ処理が起動されたりしたときは、
ＩＦステデー００〜Ｆステージ（財）までの処理はすべ
て無効化される。Ｅステージ（３ＦＡはマイクロプログ
ラムにより制御され、Ｒコードに）に示されたマイクロ
プログラムのエントリ番地からの一連のマイクロプログ
ラムを実行することにより命令を実行する。

マイクロＲＯＭの読み出しとマイクロ命令の実行はパイ
プライン化されて行われる。従ってマイクロプログラム
で分岐が起きたときは１マイクロステツプの空きができ
る。また、Ｅステージａ〔はデータ演算部間にあるスト
アバッファ、を利用して、４バイト以内のオペランドス
トアと次のマイクロ命令実行をパイプライン処理するこ
ともできる。

Ｅステージ（至）ではＡステージ（至）で行ったレジス
タやメモリに対する書き込み予約をオペランドの書き込
みの後、解除する。

また条件分岐命令がＥステージ（至）で分岐を起こした
ときはその条件分岐命令に対する分岐予測が誤っていた
のであるから分岐履歴の書換えを行う。

Ｅステージ−で検出されるＥＩＴにはバスアクセス例外
、アドレス変換例外、デバッグトラップ、奇数アドレス
ジャンプトラップ、予約機能例外、不正オペランド例外
、予約スタックフォーマット例外、ゼロ除算トラップ、
無条件トラップ、条件トラップ、遅延コンテキストトラ
ップ、外部割込、遅延割込、リセット割込、システム障
害がある。

Ｅステージ（至）で検出されたＥＩＴはすべてＥＩＴ処
理されるがＥステージ以前のＩＦステデーＯＸｌ〜Ｆス
テージ（財）の間で検出されＲコード（財）やＳコード
四に反映されているＥＩＴは必ずＥＩＴは必ずＥＩＴ処
理されるとは限らない。ＩＦステデーｃｌυ〜Ｆステー
ジ（財）の間で検出したが、先行の命令がＥステージ（
至）でジャンプ命令が実行されたなどの原因でＥステー
ジ（至）まで到達しなかったＥＩＴはすべてキャンセル
される。そのＥＩＴを起こした命令はそもそも実行され
なかったことになる。

外部割込や遅延割込は命令の切れ目でＥステージＧｌｌ
で直接受は付けられ、マイクロプログラムにより必要な
処理が実行される。その他の各［ＥＩＴも処理はマイク
ロプログラムにより行われる。

（３，３）各パイプラインステージの状態制御パイプラ
インの各ステージは入力ラッテを持ち、他のステージと
は独立に動作することを基本とする。各ステージは１つ
前に行った処理が終わり、その処理結果を出力ラッチか
ら次のステージの入力ラッチに転送し、自分のステージ
の入力ラッチに次の処理に必要な入力信号がすべてそろ
えば次の処理を開始する。

つまり、各ステージは、１つ前段のステージから出力さ
れてくる次の処理に対する入力信号がすべて有効となり
、今の処理結果を後段のステージの入力ラッチに転送し
て出力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号がすべてそろっている必要がある。入力信
号がそろっていないと、そのステージは待ち状態（入力
待ち）になる。出力ラッチから次のステージの入力ラッ
チへの転送を行うときは次のステージの入力ラッチが空
き状態になっている必要があり、次のステージの入力ラ
ッチが空きでない場合もパイプラインステージは待チ状
態（出力待ち）になる。必要なメモリアクセス権が獲得
できなかったり、処理しているメモリアクセスにウェイ
トが挿入されたり、その他のパイプラインコンフリクト
が生じると、各ステージの処理自体が遅延する。

（４）分岐命令の処理 本発明のデータ処理装置では上記に説明したように多段
のパイプライン処理を採用しているため分岐命令を実行
した際のオーバーヘッドが大きい。

このオーバーヘッドを小さくするため動的分岐予測処理
を行う。動的分岐予測処理は実行ステージで分岐を行う
代わりにデコードステージで分岐を行うことによりなる
べく早く分岐先命令を取り込むことを狙いとしている。

本発明のデータ処理装置に限らず、データ処理装置では
、一般に分岐命令が実行される頻度は大きく、動的分岐
予測処理による性能改善効墨は大きい。

（４，，１）分岐命令の皿類 本発明のデータ処理装置では動的分岐予測処理を行う命
令をブリブランチ命令と呼ぶ。ブリブランチ命令には無
条件分岐命令のように、動的な予測にかかわらず、必ず
分岐する命令も含む。

本発明のデータ処理装置がもつ分岐命令は分岐条件がス
タティックかダイナミックか及び分岐先がスタティック
かダイナミックかにより計４種類に分類できるが、本発
明のデータ処理装置ではこのうちつぎの２種類に分類さ
れる命令をブリブランチ命令とする。

第１の種類の分岐命令は分岐条件、分岐先ともスタティ
ックな命令である。この種の命令には無条件分岐命令（
ＢＲＡ）とサブルーチン呼び出し命令（ＢＳＲ）がある
。第２の種類の分岐命令は分岐条件がダイナミックで分
岐先がスタティックな命令である。この種の命令には条
件分岐命令（Ｂｃｃ）、ループ制御命令（ＡＣＢ）があ
る。

（４，２）分岐命令処理回路の機能構成第１図に本発明
のデータ処理装置の分岐命令処理回路の構成を示す。第
１図には命令フェッチ部＠υ、命令デコード部！５２、
ＰＣ計算部關、オペランドアドレス計算部（財）、デー
タ演算部間、外部バスインターフェイス部（１５７１の
それぞれに含まれる回路の部分詳細図と、アドレス出力
回路−、データ入出力回路（２）よりなる。

命令デコーダ（１１１）とｐｃ加算器（１３２）の入力
側、アドレス加算器（１２４）の入力側は、ディスプレ
ースメント値、分岐命令の変位値を転送するＤＩＳＰバ
ス（１００）で結ばれている。命令デコーダ（１１１）
とアドレス加算器（１２４）の入力側はステップコード
生成に使用した命令コード長、スタックブツシュモード
のときのプリデクリメント値などを転送ｆるｄ正値ハス
（１０１）でも結ばれている。命令デコーダ（１１１）
とＰＣ加算器（１３２）の入力側はステップコード生成
に使用した命令コード長を転送する命令長バス（１０１
）でも結ばれている。レジスタファイル（１４４）とア
ドレス加算器（１２４）入力側はレジスタファイル（１
４４）に蓄えられているアドレス値を転送するＡバス（
１０３）に結ばれている。

命令デコーダ（１１１）には命令キュー（１１２）から
命令コードが入力され、分岐予測テーブル（１１３）か
ら分岐予測ビットが入力される。命令デコーダ（１１１
）の出力部には、分岐予測結果により、条件分岐命令の
分岐条件指定フィールドを、Ｅステージ（３１にそのま
ま出力するか条件指定を反転して出力するかの選択を行
う、分岐条件生成回路（１１４）がある。

命令長バス（１０１）の値とＤＩ　ＳＰババス１００）
の値のどちらか選択してを入力する被加算値選択回路（
１３１）の出力と、Ｄステージ（至）でデコードした命
令のＰＣ値を保持するＤＰＣ（１３５）またはステップ
コードの切れ日毎の作業用ＰＣ値を保持するＴＰＣ（１
３４）のどちらかと、はＰＣ加算器（１３２）に入力さ
れる。

ＰＣ加算器（１３２）の出力はＰＣ加算器出力ラツチ（
１３３）を通して〔Ａババス１０４）やＰＯババス１０
５）に出力される。ＰＯババス１０５）はラッチＴＰＣ
（１３４）、ラッテＤＰＣ（１３５）、Ａステージで処
理中の命令のＰＣ値を保持するラッテＡｒｃ　（１３６
）、さらに分岐予測テーブル（１１３）にも結合してい
る。ＴＰＣ（１３４）にはＥステージ（至）で分岐やジ
ャンプが生じたとき、新たな命令番地を入力するため、
〔Ａババス１０３）からの入力経路もある。

補正値バス（１０２）の出力とＤＩＳＰバス（Ｚｏｏ）
の出力はディスプレースメント選択回路（１２２）に入
力され、どちらか一方がアドレス加算器（１２４）に入
力される。ＤＩＳＰバス（１００）出力とＡバス（１０
３）出力はベースアドレス選択回路（１２３）に入力さ
れ、どちらか一方がアドレス加算器（１２４）に入力さ
れる。アドレス加算器（１２４）は、ディスプレースメ
ント選択回路（１２２）の出力、ベースアドレス選択回
路（１２３）の出力、それにＡバス（１０３）より入力
された値をシフトすることにより、１倍、２倍、４倍、
８倍の値とするインデックス値生成回路（１２１）の出
力、の計３つの値を入力として、３値加算を行う。アド
レス加算器（１２４）の出力値はアドレス加算器出力ラ
ッチ（１２５）を通して、ＡＯババス１０６）に出力さ
れる。ＡＯババス　１０６　）は、メモリ間接アドレッ
シングを行うとｉＡＡバス（１０７）を通してアドレス
出力回路−からＣＰＵ外部にアドレス値を出力するとき
そのアドレス値を保持するラッチＩＡ（１２６）と、Ｆ
ステージでのオペランドブリフェッチ時に、ＡＡババス
１０７）　を通してアドレス出力回路−からＣＰＵ外部
にオペランドアドレス値を出力するとき、そのオペラン
ドアドレス保持するラッチＦＡ（１２７）と、につなが
る。

ＦＡ（１２７）は、アドレス加算器（１２４）で計算さ
れたオペランドアドレスをＥステージ−で使用するため
にオペランドアドレス値を保持するラッチ５Ａ（１４１
）への出力経験ももつ。５Ａ（１４１）はデータ演算部
■の汎用データバスであるＳバス（１０９）への出力経
路をもつ。命令のアドレスを転送する〔Ａババス１０４
）はＰＣ加算器出力ラッチ（１３３）と、ＴＰＣ（１３
４）と、命令フェッチ部＠υがブリフェッチする命令コ
ードの番地を管理するカウンタＱＩＮＰＣ（１１５）と
、命令フェッチのためのアドレスを晶バス（１０７）を
通してアドレス出力回路（財）からＣＰＵ外部に出力す
るときその値を保持するラッチ〔ＡＡ（１４２）と、Ｅ
ステージ（至）で分岐やジャンプが起きたときに新たな
命令番地をＳバス（１０９）から入力するラッチＥＢ（
１４３）と、に結合している。Ａｒｃ　（１３６）はＡ
バス（１０３）と、Ｆステージ（財）で処理中の命令の
ＰＣ値を保持するラッチＦＰＣ（１３７）とに出力経路
がある。

ＦＰＣ（１３７）はＥステージ−で処理中の命令のＰＣ
値を保持する。ラッチＣＰＣ（１３８）への出力経路を
もつ。ＣＰＣ（１３８）はＳバス（ｌＯ９）と、分岐履
歴書換えのためにＰＣ値゛の最下位バイトの値を保持す
るラッチＯＰＣ（１３９）とに出力経路をもつ。レジス
タファイル（１４４）は汎用レジスタや作業用レジスタ
などからなり、Ｓバス（１０９）とＡバス（１０３・）
への出力経路をもち、Ｄバス（１１０）から入力経路を
持つ。

データ演算部−の演算機構であるデータ演算器（１４５
）はＳバス（１０９）から入力経路をもち、Ｄバス（１
１０）への出力経路を持つ。

（４，３）分岐予測方法 本発明のデータ処理装置では無条件分岐命令ＢＲＡ　、
サブルーチン分岐命令ＢＳＲ、ループ制御命令ＡＣＢ、
３つの命令については、分岐予測テーブルの出力である
分岐予測ビットにかかわらず、必ず分岐すると予測する
。ＢＲＡ　、　ＢＳＲに対してはこの予測は必ず正しい
。

ＡＣＢはループ制御変数に指定された値を加えて、その
結果がループ終了条件を満たすかどうかを判定し、ルー
プ終了条件を満たさなければ分岐し、満たせば分岐しな
い命令である。従って、大多数のソフトウェアではＡＣ
Ｂについてもこの予測方法はかなりの確率で正しい。ま
た、ＡＣＢに対する本発明のデータ処理装置の特徴的な
処理を意識してソフトウェアを作成すれば意識しない″
場合より効率的なプログラムを作成することが可能であ
る。

条件分岐命令Ｂｃｃについては分岐するかしないかを過
去の履歴に従って判断する。７履歴はＢｃｃ命令の１つ
前に実行した命令のアドレスの下位８ビツトのアドレス
をもとに行う。分岐予測は過去１回の分岐履歴のみに従
い、１ビツトで示される。

（４，４）分岐予測テーブルの構成 第４図に分岐予測テーブル（１１３）の詳細を示す。

ＰＯババス１０５）からの入カフビットとＯＰＣ（１３
９）からの入カフビットはセレクタ（１５１）を通して
、デコーダ（１５２）に入力される。デコーダ（１５２
）では７ビツトを１２８ビツトにデコードして１２８ビ
ツトの分岐履歴ラッチｌ’１５３）のうち１つを分岐予
測値として分岐予測出力ラッチ（１５４）に出力する。

１２８ビツトの分岐履歴ラッチ（１５３）はクリア信号
（１５７）カ入力されると一斉に値をゼロにして「分岐
しない」を示す。分岐予測出力ラッチ（１５４）は予測
反転回路（１５５）によりその内容を反転して分岐予測
更新ラッテ（１５６）に結合されている。

本発明のデータ処理装置では、Ｄステージ（至）でデコ
ードしようとする命令の１つ前にＤステージ（２）でデ
コードされた命令のアドレスの下位８ビツトをもとに分
岐予測テーブル（１１３）を引いて分岐予測を行う。分
岐予測は過去１回の履歴のみに従ったダイレクトマツピ
ング方式で登録されている。

本発明のデータ処理装置では命令アドレスの最下位ビッ
ト（右端のビット）は必ずゼロであるため分岐予測テー
ブルは１２８ビツトで構成されている。

分岐予測ビットを有効に使用するのはＢｃｃ命令をデコ
ードするときのみであるが、分岐予測ビットは、使用す
るかどうかにかかわらず、すべての命令の命令コードと
共に命令デコーダに入力する。

このため分岐予測テーブル（１１３）の参照は、デコー
ドしようとする命令の１つ前の命令がデコードされてい
、るときＰＣ加算器（１３２）から出力されてくる１つ
前の命令のＰＣ値の下位１バイト（最下位ビットは不要
）で行う。これにより、分岐予測ビットは、次のＤステ
ージ処理の最初までに命令デコーダ（１１１）に入力さ
れる。

分岐予測テーブル（１１３）の分岐履歴はクリア信号（
１５７）により初期値をすべて「分岐しない」とできる
。分岐予測の更新はＢｃｃ命令がＥステージ（至）で分
岐したときに行われる。Ｂｃｃ命令がＥステージ（至）
で分岐を起こしたとき、それはＤステージ働での分岐予
測が間違っていたことを意味する。

このときＥステージ国で分岐予測の更新（間違っていた
分岐履歴の反転）が行われる。Ｅステージｃ（ｌではＯ
ＰＣ（１３９）の内容をデコーダ（ｘ５ｓ）ニ転送し、
そのデコード結果で対応する分岐履歴ラッチ（１５３）
の内容を分岐予測出力ラッチ（１５４）に読み出す。次
に、分岐予測出力ラッチ（１５４）の内容が反転された
分岐予測更新ラッチ（１５６）の内容を、同り、　＜　
ＯＰＣ（１３９）の値で示された分岐履歴ラッチ（１５
３）に書き戻す。

分岐予測は対象となるＢｃｃ命令がデコードされる１つ
前にデコードされた命令のＰＣ値をもとに行われるため
分岐予測テーブル（ｌ１３）の更新もＥステージ（至）
でＢｃｃ　ｋ令の１つ前に実行された命令のＰＣ値をも
と番こ行う。このためＥステージ（至）では現在実行中
の命令の１つ前に実行した命令のＰＣ値の下位１バイト
（最下位ビットは不要）を記憶してお（ＯＰＣ（１３９
）があり、分岐予測テーブル（１１３）の更新はこの値
を用いて行う。分岐履歴の更新はＥステージの四でＢｃ
ｃ命令が分岐を起こしたときだけしか行われないため、
Ｄステージ（至）の分岐予測テーブル（１１３）の参照
動作がＥステージ（至）の更新に妨げられることはない
。Ｅステージ（至）で分岐が起きた直後はＤステージ（
イ）はＩＦステデー０ηからの命令コード待ち状態とな
る。分岐履歴の書換えは、この命令コード待ち状態の間
に行われる。

（４，５）ＰＣ計算部の動作・ ＰＣ計算部はＤステージに）で命令コードがデコードさ
れるとき、１つ前にデコードされた命令コードの先頭番
地とからデコード中の命令コードの先頭番地を計算する
。ｐｃ計算部ではＤＰＣ（１３５）に命令の切れ目のア
ドレスである命令のＰＣ値を保持し、ＴＰＣ（１３４）
にステップコードの切れ目のアドレスを管理する。ＤＰ
Ｃ（１３５）は命令の切れ目のアドレスが計算されたと
きだけ書き換えられる。ＴＰＣ（１３４）はステップコ
ードの切れ目のアドレス、つまり命令デコード処理ごと
に書き換えられる。パイプライン上で処理されるステッ
プコードしＰＣ値はそのステップコードのもとになった
命令のＰＣ値が必要であるため、ＤＰＣ（１３５）の値
がＡｒｃ　ｒ１３６）、ＦＰＣ（１３７）、ＣＰＤ　（
１３８）と転送されていく。

命令しデコードは（３，１，２）の節で述べたようにス
テップコード単位に行われ、１回のデコード処理で０〜
６バイトの命令コードが消費される。命令デコード処理
ごとに判明したそのとき使用した命令コードの長さが命
令デコーダ（１１１）から命令長バス（１０１）に出力
される。

ブリブランチしない場合、Ｄステージ（２）は引き続く
次の命令のデコード処理を行うと同時に、ＰＣ計算部□
□□講で引き続く次の命令のＰＣ値を計算するため、Ｔ
ＰＣ（１３４）の値と命令長バス（１０１）から転送さ
れたデコードで消費した命令コードの長さとの加算を行
いＴＰＣ（１３４）に加算結果を書き戻す。つまり、あ
るステップコードの先頭アドレスはそのステップコード
がデコード処理により生成されたときに計算されるので
ある。ブリブランチ以外ではデコードすべき命令コード
は命令キュー（１１２）から次々と出力されるため、デ
コード開始段階でそのコードの先頭アドレスを知る必要
はない。Ｄステージ（至）で生成したステップコードが
命令Ａの最後のステップコードであるとき、次の命令Ｂ
のデコード処理中に計算されるＰＣ加算器（１３２）の
出力は、命令Ｂの先頭番地であり、命令ＢのＰＣ値であ
るから、ＰＣ加算器（１３２）の出力である命令ＢのＰ
Ｃ値はｐｏババス１０５）からＴＰＣ（１３４）とＤＰ
Ｃ（１３５）の両方に書き込まれる。さらにこのと）Ａ
ステージ瞥が入力コード待ちで、ＡＰＣ（１３６）が至
急必要とされているなら、ＰＯババス１０５）からＡＰ
Ｃ（１３６）にも命令ＢのＰＣ値が書き込まれる。

ブリブランチする場合、Ｄステージ（至）はブリブラン
チ命令の最後のステップコードを出力した後、命令デコ
ーダ（１１１）の処理を止め、分岐先命令のｐｃ値を計
算するため、ＤＰＣ（１３５）の値とＤＩＳＰバス（１
００）より転送された分岐変位の加算を行う。

さらに、ＩＦステデー０１）に初期化指示を出し、加算
結果セある分岐命令のＰＣ値をＴＰ（：　（１３４）と
ＤＰＣ（１３５）に書き込むと共に、〔Ａパス（１０４
）にも出力してＱＩＮＰＣ（１１５）、〔ＡＡ　（１４
２）にも書き込む。

ブリブランチによる分岐先命令アドレス計算の際、奇数
アドレスジャンプトラップの検出も行ない、Ｄコードゆ
中にその結果をパラメータとして示す。Ｅステージの瞬
ではブリブランチが正しいと判明した時に、奇数アドレ
スジャンプトラップを起動する。ブリブランチが間違っ
ていて、再びＥステージ側で分岐が生じたときはブリブ
ランチで検出した奇数アドレスジャンプトラップは無視
される。このため、Ｄステージに）で検出された奇数ア
ドレスジャンプトラップはその他のＥＩＴとは別扱いと
なっている。また、Ｅステージ（至）では奇数アドレス
ジャンプトラップの起動処理に奇数となった命令アドレ
スの値を必要とする。このため、Ｄステージに）は奇数
アドレスジャンプトラップの検出を行ったとき、その奇
数アドレス値をＰＣ値とした特殊なステップコード（０
ＡＪＴステツプコード）を発生する。０ＡＪＴステツプ
コードに対してＡステージ（２）、Ｆステージ（財）は
そのコードを次のステージに伝える。Ｅステージ（至）
はブリブランチが正しいと判断し、しかもそのブリブラ
ンチが奇数アドレスジャンプトラップを検出していると
き、ＣＰＣ（１３８）を通して次に転送されてくる０Ａ
ＪＴステツプコードのＰＣ値を使用して奇数アドレスジ
ャンプトラップの起動処理を行う。

Ｅステージ（２）で分岐が生じたときは分岐先アドレス
がＥＢ（１４３）から〔Ａババス１０４）を通じてＴＰ
Ｃ（１３４）に転送されてくる。ＰＣ計算部Ｅｌはこの
値とゼロを加算して結果をＰＯババス１０５）からＴＰ
Ｃ（１３４）、ＤＰＣ（１３５）に書き込む。これでＰ
Ｃ計算部關の初期化が完了する。この初期化の処理はＥ
ステージ（至）で分岐が生じた最初の単位デコード処理
とオーバーラツプしてなサレる。ｆ、Ｋ　オ、ＱＩＮＰ
Ｃ（１１５）、〔ＡＡ（１４２）には〔Ａババス１０４
）よりＴＰＣ（ｘ３４）に値を取り込む際に同じ値がセ
ットされる。

（４，７）ブリブランチ命令に対するオペランドアドレ
ス計算部の動作 ブリブランチ命令に対して、Ｄステージ（至）がブリブ
ランチ処理を行わなかった場合、オペランドアドレス計
算部（財）がブリブランチ命令の分岐先アドレスを計算
する。分岐先アドレスの計算は、Ａバス（１０３）より
転送されてくるＡＰＣ（１３６）の値とＤＩＳＰバス（
１００）より転送されてぐる分岐変位値をアドレス加算
器（１２４）で加算することにより行われる。計算され
た分岐先アドレスはＥステージ（至）に伝えられる。Ａ
ステージ崗で、オペランドアドレス計算部（財）を使用
した分岐先アドレスの計算の際は、奇数アドレスジャン
プトラップの検出は行わない。Ｅステージ（至）に転送
される分岐先アドレスが奇数であることにより、奇数ア
ドレスジャンプトラップの情報が伝えられるのである。

Ｄステージ（至）がブリブランチ処理をした場合、Ｂｃ
ｃ　命令、ＡＣＢ命令に対しては、Ａステージ崗がその
ブリブランチ命令に引き続くアドレスにある次の命令の
ＰＣ値を計算する。計算結果はＥステージ（至）に伝え
られ、ブリブランチが間違っていたときの再度の分岐先
アドレスとして使用される。

Ｂ（ｃ命令など、Ｄステージ（１３２）で１ステツプコ
ードにデコードされる命令に対しては、Ａバス（１０４
）より転送されてくるＡＰＣ（１３６）の値に補正値バ
ス（１０２）から転送されてくるＢｃｃ命令の命令長を
加算して、加算結果をＡＯババス１０６）よりＦＡ（１
２７）に書き込む。ステップコードが２つ以上に分かれ
るフォーマットをもっＡＣＢ命令に対してはＤＩＳＰバ
ス（１００）より転送されてくる最後のステップコード
の先頭アドレスであるＴＰＣ（１３＜）の値と補正値バ
ス（１０２）から転送されてくる最後のステップコード
のデコードで使用した命令コードの長さを加算して、加
算結果をＡＯババス１０６）よりＦＡ（１２７）に書き
込む。

ＢＳＲ命令についてはブリブランチは必ず正しいわけで
あるが、リターンアドレスとしてＢＳＲ命令の次の命令
のアドレスが必要なためオペランドアドレス計算部圓で
アドレス計算を行う。ＢＳＲ命令のフォーマットは第３
３図に示す。第３３図で＃ｄｓはＢＳＲの分岐変位を３
２ビツトの２進数で指定するフィールドである。ＢＳＲ
はＤステージ（至）で１ステツプコードにデコードされ
る命令であり、Ｂｃｃと同。

様にＡバス（１０３）より転送されてくるＡＰＣ（１３
６）の値と補正値バス（１０２）より転送されてくるＢ
ＳＨの命令長との加算を行う。また、ＢＳＲ命令に対す
るリターンアドレス計算の手法はＴ：ＲＡＰ　（無条件
トラップ）命令とＴＲＡＰ／ｃｃｃｃ　（条件トラップ
）命令でも使用される。

ＴＲＡＰＡ命令、ＴＲＡＰ／ｃｃｃｃ命令もＤステージ
（２）で１ステツプコードにデコードされる命令あり、
ＢＳＲと同様にアドレッシングモード指定フィールドを
持たず、オペランドアドレス計算部（財）はこれらの命
令のオペランドアドレスの計算は行わない。

ＴＲＡＰＡ命令とＴＲＡＰ／ＣＣＣＣ命令のフォーマッ
トは第３４図に示す。第３４図で（３０１）はＴＲＡＰ
Ａ命令のフォーマット、（３０２）はＴＲＡＰ／ｃｃｃ
ｃ命令のフォーマットである。第３４図で＃ｄ４はＴＲ
ＡＰＡ命令のベクトル値指定フィールドであり、ｃＣＣ
Ｃ（３０３）はトラップ条件指定フィールドである。Ｔ
ＲＡＰＡ　１ＴＲＡＰ／ｃ　ｃ　ｃ　ｃではオペランド
アドレスの計算を行わないかわりに、これらの命令のＰ
Ｃ値であるＡｒｃ　（１３６）と補正値バス（１０２）
より転送されてくるこれらの命令の命令長との加算を行
う。

（４，８）各分岐命令の処理方法の詳細本発明のデータ
処理装置がプリブランチを行う命令についてここでまと
める。

（４，ｓ、　１）　ＢＲＡ命令 ＢＲＡ命令は無条件分岐命令であり、実行されると必ず
分岐を起こす。

ＢＲＡ命令は必ず分岐を起こすためＤステージ（財）で
は分岐予測ビットによらず必ず分岐すると判断してブリ
ブランチ処理をする。Ａステージ（ハ）、Ｆステージ（
財）ではＢＲＡ命令はそのまた転送され、ＥＩＴ検出が
あったどうかを示すフラッグとＰＣ値だけがＥステージ
（至）に転送されていく。Ｅステージ（至）ではＢＲＡ
に対して分岐処理はしない。

（４，８，２）　ＢＳＲ命令 ＢＳＲ命令はサブルーチン分岐命令であり、実行される
とＢＳＨの次のアドレスにある命令のＰＣ値をスタック
にブツシュして、必ず分岐を起こす。命令フォーマット
は第３３図に示されている。

ＢＳＲ命令は必ず分岐を起こすためＤステージ（至）で
は分岐予測ビットによらず必ず分岐すると判断してブリ
ブランチ処理をする。Ａステージ關ではＡＰＣ（１３６
）とＢＳＨの命令長を加算してサブルーチンからのリタ
ーンアドレスを計算する。計算されたリターンアドレス
はＢＳＲのオペランドとしてＥステージＬ３Ｑに渡され
る。Ｅステージ図ではＢＳＲ命令に対してリターンアド
レスをスタックにブツシュ′し、分岐処理はしない。

（４，８，３）　Ｂｃｃ命令 Ｂｃｃ命令は条件分布命令で、命令フォーマットは第３
５図に示す。分岐条件ｃｃｃｃ　（３０４）は４ビツト
のフィールドである。分岐条件は第３５図の分岐条件ｃ
ｃｃｃ（３０４）の最下位ビットが「０」か「１」かに
より、分岐条件ン正反対にするようになっている。

＃ｄＳは分岐変位を３２ビツトの２進数で指定するフィ
ールドである。

Ｂｃｃ命令は分岐確立は過去の実行履歴にかなり依存す
るため、Ｄステージ（至）では分岐予測テーブル（１１
３）から出力される分岐予測ビットの値に従い、分岐す
るかどうかを判断する。Ｂｃｃ命令の分岐確立の実行履
歴依存性についても上記のＪ、Ｋ。

Ｆ、　Ｌｅｅ、　Ａ、　Ｊ　、　Ｓｍ１ｔｈ、　「Ｂｒ
ａｎｃｈ　Ｐｒｅｄｉｃｔｉｏｎ　Ｓｔｒａｔｅｇｉｅ
ｓａｎｄ　Ｂｒａｎｃｈ　Ｔａｒｇｅｔ　Ｂｕｆｆｅｒ
　Ｄｅ９ｉｇｌｄ　、　ＩＥＥＥ　Ｃｏｍｐｕｔｅｒ。

Ｖｏｌ、　１７．　Ｎｏ、　１　、　Ｊａｎｕａｒｙ、
　１９８４．で詳しく述べられている。

分岐予測ビットが「分岐する」を示している場合にはＤ
ステージ働でブリブランチ処理を行う。

ブリブランチが行われた場合には、分岐条件生成回路（
１１４）で第３５図の分岐条件ＣＣＣＣ（３０４）の最
下位ビットが反転されてＥステージ（至）に渡されるた
め、Ｅス千−ジ（至）ではＤステージ（至）でブリブラ
ンチ処理が行われたかどうカリこかかわらず、渡された
分岐条件に従いＢｃｃ命令を実行すればよい。もしＥス
テージ６四でＢｃｃ命令が分岐を起こした場合には、Ｄ
ステージ（至）での分岐予測が誤っていたわけであるか
ら、分岐予測テーブル（１１３）をアクセスし、ＯＰＣ
（１３９）で示される場所の分岐予測履歴の更新はＥス
テージ０１でＢｃｃ命令が分岐を起こしたときだけしか
行われないため、Ｄステージ（２）の分岐予測テーブル
（１１３）の参照動作がＥステージ（至）の更新に妨げ
られることはない。Ｅステージ（至）で分岐が起きた直
後はＤステージ（至）はＩＦステデー０υからの命令コ
ード待ち状態となる。分岐履歴の書換えは、この命令コ
ード待ち状態の間に行われる。

Ｂｃｃ命令がブリブランチ時に奇数アドレスジャンプト
ラップを検出しており、Ｅステージ（至）で分岐を起こ
さなかったときは奇数アドレスジャンプトラップを起動
する。Ｂｃｃ命令がブリブランチ時に奇数アドレスジャ
ンプトラップを検出していてもＥステージ（至）で再び
分岐；ＩＬ−起こしたときはブリブランチ時の奇数アド
レスジャンプトラップ検出は無視される。この機能によ
り分岐処理を行わない１３ｃｃ命令の実行により、奇数
アドレスジャンプトラップが検出されることはなくなる
。。

（４，８，４）　ＡＣＢ命令 ＡＣＢ命令はループのプリミティブとして使用される命
令である。ＡＣＢはループ制御変数を増加して、比較し
、条件ジャンプを行う命令である。

ＡＣＢのフォーマットは第３６図に示す。第３６図でＥ
ａＲは一般形のアドレッシングモードでループ制御変数
に加算する値を指定するフィールド、ＥａＲＸは一船形
アトレシングモードでループ制御変数の比較対象値を指
定するフィールド、ＲｇＭＸはループ制御変数の存在す
る汎用レジスタ番号を指定するフィールド、＃ｄｓ８は
分岐変位を８ビツトの２進数で指定するフィールドであ
る。ＡＣＢはＤステージ（至）で３ステツプコ一ド以上
に分解されてパイプライン上を流れる命令である。

ＡＣＢ　命令は分岐する確率が高いため本発明のデータ
処理装置ではこの命令に対して分岐予測ビットにかかわ
らず、分岐すると判断してブリブランチ処理を行う。

この命令はステップコードが３つ以上（多段間接アドレ
ッシングモードが含まない場合に３つ）になるため、ブ
リブランチ処理を最後のステップコードをＤステージ（
至）が出力するときに行う。Ｄステージ（２）ではＡＣ
ＢのＰＣ値であるＤＰＣ（１３５）の内容と命令デコー
ダ（１１１）からＤＩＳＰバス（１００）を通して出力
される分岐変位を加算することにより、ブリブランチ処
理を行う。Ａステージ瞥ではブリブランチが間違ってい
たときにそなえ、ＡＣＢ命令の次のアドレス命令のＰＣ
値を計算するとき、ＴＰＣ（１３４）からＤＩＳＰバス
（１００）を通して転送された最後のステップコードの
デコードに使用した命令コードの先頭番地と、補正値バ
ス（１０２）を通して転送された最後のステップコード
のデコードに使用した命令コードの長さを加算する。

この命令に対してはＤステージ（至）で必ずブリブラン
チが行われているので、Ｅステージ（至）では、分岐条
件の判断を常に逆に行う。ブリブランチ処理が誤ってい
た場合、Ｅステージ（至）で分岐が起こる。しかし、こ
の命令は分岐予測テーブル（１１３）に従ってブリブラ
ンチをするものではないので、ブリブランチが間違って
いた場合でも分岐履歴の書換えは行わない。

またこの命令に対してＤステージ（至）でのブリブラン
チ時に奇数アドレスジャンプ例外が検出されたときその
検出はＢｃｃ命令と同様にパラメータでＥステージ（至
）に伝えられる。Ｅステージ（９）に伝えられた奇数ア
ドレスジャンプトラップはやはりｌ３ｃｃ命令と同様に
、Ｅステージ（至）で分岐が行われたときには起動され
ず、分岐が行われなかったときに起動される。この機能
により分岐処理を行わないＡＣＢ命令の実行により、奇
数アドレスジャンプトラップが検出されることはなくな
る。

（５）本発明の他の実施例 上記の実施例では、命令デコーダ（１１１）からＰＣ計
算部の３やオペランドアドレス計算部−に、命令デコー
ドに使用した命令コードの長さを転送するために、補正
値バス（１０２）と命令長バス（１０１）の２つのバス
を用いているが、例えば補正値バス（１０２）からＰＣ
計算部畷への入力経路を設けて、命会長バス（１０１）
をｊ１止してもよい。

また、上記の実施例ではＡＣＢ命令のブリブランチ処理
でＴＰＣ（１３４）の値をＤＩＳＰバス（１０２）を通
して、オペランドアドレス計算部間に転送する例を述べ
たが、このＴＰＣ（１３４）の値の転送はＡバス（１０
３）で行ってもよい。

（６）本発明の実施態様 本発明は次の１，２項の実施態様により実施できる。

ｌ命令をデコードするデコード機構〔命令デコード部１
２　）と、 プログラムカウンタ値を計算する第１の計算機構（ＰＣ
計算部關〕と、 オペランドアドレスを計算する第２の計算機構〔オペラ
ンドアドレス計算部例〕ト、 オペランドに対して演算を行う演算機構〔データ演算部
（５６）〕と、 上記第１の計算機構から命令のプログラムカウンタ値を
上記第２の計算機構に転送する第１のバス〔Ａバス（ｔ
ｏ３）　）と 上記デコード機構から上記第２の計算機構にデコードし
た命令の命令長を転送する第２のバス〔補正値バス（１
０２）　）とを備え、 上記第２の計算機構で上記第１のバスで送送した命令の
プログラムカウンタ値と上記第２のバスで転送した命令
の命令長を加算することを特徴とするデータ処理装置。

２上記デコ一ド機構から上記第１の計算機構にサブルー
チン分岐命令（ＢＳＲ命令〕の分岐変位を転送する第３
のバス（ＤＩＳＰバス（１００）〕を備え、上記第１の
計算機構で上記サブルーチン分岐命令のプログラムカウ
ンタ値と上記第３のバスで転送した上記サブルーチン分
岐命令の分岐変位を加算し、 上記第２の計算機構で上記第１のバスで転送した上記サ
ブルーチン分岐命令のプログラムカウンタ値と上記第２
のバスで転送した上記サブルーチン分岐命令の命令長を
加算することを特徴とする第１項記載のデータ処理装置
。

〔発明の効果〕

一本発明のデータ処理装置では上記のように１ステツプ
コードで処理されるＢＲＡ命令、ＢＳＲ命令、Ｂｃｃ命
令に対しても複数ステップコードになるＡＣＢ命令に対
してもＤステージ（至）で分岐処理を行うので、多くの
分岐命令に対してパイプライン処理の乱れを少なくでき
る。

第７図にブリブランチを行う本発明のデータ処理装置で
ブリブランチ命令が実行された場合に、パイプライン中
を流れる命令の様子を示す。第７図では命令３及び命令
１２は分岐命令であり、本発明のデータ処理装置のブリ
ブランチ処理の対象になる命令である。

命令３がＤステージ（２）でデコードされ、ブリブラン
チすると判断されると、Ｄステージ（至）では次にＰＣ
計算部−で分岐先命令のＰＣ値を計算する。次に分岐先
命令がＩＦステデーＯｐによりフェッチされ、パイプラ
イン処理対象が早期に命令１１に切り替わる。命令４は
処理をキャンセルされる。Ｄステージ（２）、ＩＦステ
デー０］）がブリブランチ処理を行っている間もパイプ
ライン上を先行する命令１や命令２は処理を続行する。

結果、命令３がＥステージ（至）で処理されてから２命
令処理分の時間後に命令１１がＥステージｃ３υで処理
される。これは、第６図に示すように、ブリブランチ処
理を行わない従来のデータ処理装置で無駄時間が４命令
処理分であったのに比べ、本発明のデータ処理装置が無
駄時間を半減していることを意味する。

このようにブリブランチはデータ処理装置の高速化に非
常に有効な技術であり、なるべく多くの分岐命令に対し
てブリブランチを行うことが重要である。

本発明では、ＢＳＲ命令に対してブリブランチを行い、
ブリブランチを行わない場合は分岐先アドレスを計算す
べきオペランドアドレス計算部（財）で、ＢＳＲ命令の
分岐先ルーチンからの戻り先命令のアドレスを計算する
ことによりＢＳＲ命令のパイプライン処理効率を高めて
いる。また、オペランドアドレス計算部図のもつ、サブ
ルーチンからの戻り先命令のアドレスを計算する機能を
汎用的に利用し、ＴＲＡＰＡ命令などに対しても、自分
の命令の次の次のアドレスにある命令のＰＣ値を計算し
、命令がＥステージ（至）で実行される時間を短くし、
パイプライン処理効率の向上したデータ処理装置を得て
いる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の分岐命令処理回路の
図、第２図は本発明のデータ処理装置の全体ブロック図
、第３図は本発明のデータ処理装置のパイプラインステ
ージ概要図、第４図は本発明のデータ処理装置の分岐予
測テーブル詳細図、第５図は従来のデータ処理装置のパ
イプラインステージ概要図、第６図は従来のデータ処理
装置での分岐命令処理の様子を示す図、第７図は本発明
のデータ処理装置での分岐命令処理の様子を示す図、第
８図は本発明のデータ処理装置のメモリ上での命令の並
び方を示す図、第９図から第１７図は本発明のデータ処
理装置の命令フォーマットの図、第１８図から第３１図
は本発明のデータ処理装置のアドレッシングモードの説
明図、第３２図は本発明のデータ処理装置の命令フォー
マットの特徴を示す図、第３３図はＢＳＲ命令のフオー
ヤット図、第３４図はＴＲＡＰＡ　、　ＴＲＡＰ／ｃ　
ｃ　ｃ　ｃ命令のフォーマ乙ト図、第３５図はＢｃｃ命
令のフォーマット図、第３６図はＡＣＢ命令のフォーマ
ット図である。 ＠喝は命令デコード部、關はＰＣ計算部、州はデータ演
算部、（ｌＯ２）は補正値バス、（１０３）はＡバスを
示す。

Claims (1)

【特許請求の範囲】
1. （１）命令をデコードするデコード機構〔命令デコード
   部（５２）〕と、 プログラムカウンタ値を計算する第１の計算機構〔ＰＣ
   計算部（５３）〕と、 オペランドアドレスを計算する第２の計算機構〔オペラ
   ンドアドレス計算部（５４）〕と、オペランドに対して
   演算を行う演算機構〔データ演算部（５６）〕と、 上記第１の計算機構から命令のプログラムカウンタ値を
   上記第２の計算機構に転送する第１のバス〔Ａバス（１
   ０３）〕と、 上記デコード機構から上記第２の計算機構にデコードし
   た命令の命令長を転送する第２のバス〔補正値バス（１
   ０２）〕とを備え、 上記第２の計算機構で上記第１のバスで転送した命令の
   プログラムカウンタ値と上記第２のバスで転送した命令
   の命令長を加算することを特徴とするデータ処理装置。