JPH0225932A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は高度なパイプライン処理機構により高い処理
能力を実現したデータ処理装置に関するものである。

〔従来の技術〕

第３３図は従来のパイプライン処理を行うデータ処理装
置の構成を示すブロック図であり、２０２は命令デコー
ドステージ、２０３はアドレス計算ステージ、２０４は
オペランドフェッチステージ、２０５は実行ステージ、
６０はスタックポインタである。

また実行ステージ２０５ではストア処理とデータ演算処
理とを並列して行うことができ、ストア処理の終了を待
たずに次の命令の処理を始めることが可能である。

次に動作について説明する。プッシュ命令は見かけ上ｌ
オペランド命令であり、命令中に書かれたソースオペラ
ンドをスタックにプッシュする命令である。スタックへ
のプッシュはスタックポインタの値をオペランドのサイ
ズ分デクリメントした値が指すところをデスティネーシ
ョンアドレスとし、そこへソースオペランドを書き込む
。

プッシュ命令の場合は命令中に記述されるソースオペラ
ンドと、スタックトップのデスティネーションオペラン
ドとの２つを有しており、従来はソースオペランドをア
ドレス計算ステージ２０３で、デスティネーションオペ
ランドを実行ステージ２０５で計算していた。

第３４図にプッシュ命令のソースオペランドがメモリに
ある場合の各ステージの動作を示すフローチャートであ
る。

アドレス計算ステージ２０３ではプッシュ命令中のアド
レシッシングモードに基づきソースアドレスを計算する
（ステップ１）。

次にオペランドフェッチステージ２０４で、ステップｌ
で計算されたアドレスの示すアドレスからデータを取り
込む（ステップ２）。

次に実行ステージ２０５ではスタックポインタをオペラ
ンドのサイズ分デクリメントすることによりデスティネ
ーションアドレス（スタックトップ）をスタックポイン
タ６０に設定する（ステップ３ａ）。

次にデクリメントされたスタックポインタの値をアドレ
スレジスタに、フェッチされたソースオペランドをデー
タレジスタに書き込む（ステップ３ｂ）。

アドレスレジスタの示すアドレスにデータレジスタの値
を書き込む（ステップ３ｃ）。

プッシュ命令のみの流れはこのようになっているが、パ
イプライン処理により命令を流すと、理想的にはステッ
プ１のアドレス計算が終わりアドレス計算ステージが使
用可能になったら、次の命令のアドレス計算がすぐに実
行される。これにより最も効率のよいパイプライン処理
を行えば、常に各ステージが命令を処理中であり、実行
ステージでの処理時間がその命令の実行時間を決めるこ
とになる。

しかし、いつもパイプラインがスムーズに流れるわけで
はなく、効率を低下させる原因かい（つかある。その中
に、［一番遅いステージで速度が制限される］という問
題がある。いまパイプライン中の各ステージの１回の処
理に必要な最小時間を２クロツクとする。ここで仮りに
実行ステージか２クロンクで処理で実行を終了しても、
アドレス計算ステージで４クロツクかかれば、その命令
の実行時間は４クロツクになってしまう。そこで各ステ
ージにおける命令実行のクロック数を均一にし、一番ク
ロック数の多くなるステージを重点的にクロック数減少
に向けることが望ましい。

また別の問題点として、各ステージのリソースのコンフ
リクトがあるので、特に本発明に関連するアドレス計算
ステージでのコンフリクトについて説明する。アドレス
計算ステージ２０３で各命令はアドレス計算を行うわけ
だが、この計算実行時に参照したレジスタやメモリの値
をパイプライン中を先行する命令が書き換えてしまうこ
とがある。

そうするとすでに行ったアドレス計算の結果は誤ってい
ることになる。このようなリソースの衝突（コンフリク
ト）が起こった時にも正しい結果を出すためには、先行
する命令が必要なリソースを書き換える可能性がある場
合は先行命令の処理が終了するまでアドレス計算を行わ
ないようにするか、アドレス計算を行った後で参照した
リソースが書き換わった場合にはアドレス計算をやり直
すようにしなければならない。

第３４図に示したプッシュ命令実行時に問題となるのは
、このプッシュ命令の実行が終了してスタックポインタ
の値を書き換えるまでは、スタックポインタがコンフリ
クトを起こすので、後の命令はアドレス計算においてス
タックポインタの値を参照できないことである。そのた
めプッシュ命令の次の命令がアドレス計算ステージでス
タックボインクを参照する場合は、プッシュ命令終了後
、次の命令が終了するまで、アドレス計算ステージ、オ
ペランドフェッチステージ、実行ステージの合計骨のク
ロック数が必要になる。また実行ステージでデスティネ
ーションアドレスを計算するために、実行ステージは２
つの処理を行い、プッシュ命令は最小でも４クロック分
の時間かかることになる。

プッシュ命令と同じ様な命令にプッシュ八命令があり、
この命令はソースオペランドとしてソースアドレスが指
定され、第３４図のステップ２の「オペランドフェッチ
ステージ２０４でのメモリからのデータのフェッチ」が
なく、アドレス計算結果がそのまま実行ステージ２０５
に転送される。それ以外はプッシュ命令と同様であり、
同じ問題点を持つ。

〔発明が解決しようとする課題〕

このように従来のデータ処理装置においては、実行ステ
ージでの処理でスタックポインタの値を更新するため、
プッシュ命令の実行時間が増え、またプッシュ命令以降
の命令でのアドレス計算において、スタックポインタの
コンフリクトを起こす可能性があり、高速化の妨げとな
っていた。

この発明は上記の問題点を解決するためになされたもの
で、プッシュ命令を高速に行うと共にプッシュ命令以降
の命令でスタックポインタのコンフリクトを起こさない
ようなデータ処理装置を得ることを目的とする。

（課題を解決するための手段〕 本発明におけるデータ処理装置は、パイプライン中のア
ドレス計算ステージ以降のステージに作業用のスタック
ポインタを設け、アドレス計算ステージのスタックポイ
ンタがアドレス加算部とは独立にインクリメントあるい
はデクリメント可能にし、このスタックポインタの値が
バイブライン中の命令の流れに同期して各ステージのス
タックポインタに転送されるようにしたものである。

〔作用］ この発明におけるデータ処理装置は、ソースアドレスを
アドレス計算ステージのアドレス加算部において計算し
、デスティネーションアドレスをアドレス計算ステージ
のスタックポインタを更新することにより得る。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）「本発明のデータ処理装置の命令フォーマット」
本発明のデータ処理装置の命令は１６ビツト単位で可変
長となっており、奇数バイト長の命令は使用しない。

本発明のデータ処理装置では高頻度命令を短いフォーマ
ットとする目的で特に工夫された命令フォーマット体系
を有する。例えば、２オペランド命令に関しては基本的
に“４バイト＋拡張部”の構成を有して総てのアドレッ
シングモードが利用可能な一般形フオーマットと、使用
頻度の高い命令及びアドレッシングモードのみが使用可
能な短縮形フォーマットの２つのフォーマットとがある
。

本発明のデータ処理装置の命令フォーマット中に現われ
る記号の意味は次の通りである。

：オペレーションコードが入ル部分 ＃；リテラルまたは即値が入る部分 Ｅａ：８ミニ８ビツト形のアドレッシングモードでオペ
ランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎ：レジスタ上のオペランドをレジスタ番号で指定す
る部分 フォーマットは、第３図に示す如く右側がＬＳＢ側で且
つ高いアドレスになっている。アドレスＮとアドレスＮ
＋１の２バイトを見ないと命令フォー゛７ツトが判別で
きないようになっているが、これは前述の如く、命令が
必ず１６ビツト（２バイト）単位でフェッチ及びデコー
ドされることを前提どしているためである。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのＥａまたはｓｈの拡張部は必ず
そのＥａまたはｓｈの基本部を含むハーフワードの直後
に位置される。これは、命令により暗黙に指定される即
値データあるいは命令の拡張部に優先する。従って、４
バイト以上の命令では、Ｅａの拡張部によって命令のオ
ペレーションコードが分断される場合がある。

また後述する如く、多段間接モードによってＥａの拡張
部に更に拡張部が付く場合にも、次の命令オペレーショ
ンコードよりもそちらの方が優先される。例えば、第１
ハーフワードにｆｉａｌを含み、第２ハーフワードにＥ
ａ２を含み、第３ハーフワードまである６バイト命令の
場合を考える。Ｅａｌに多段間接モードを使用したため
、普通の拡張部の他に多段間接モードの拡張部も付くも
のとすると、実際の命令ビットパターンは、命令の第１
ハーフワード（Ｅａｌの基本部を含む）Ｉ　Ｅａｌの拡
張部、Ｅａｌの多段間接モード拡張部、命令の第２ハー
フワード（Ｅａ２の基本部を含む）＋　Ｅａｌの拡張部
、命令の第３ハーフワードの順となる。

（１，１）　ｒ短縮形２オペランド命令」第４図から第
７図は２オペランド命令の短縮形フォーマットを示す模
式図である。

第４図はメモリーレジスタ間演算命令のフォーマットを
示す模式図である。このフォーマットには、ソースオペ
ランド側がメモリとなるＬ−ｆｏｒｍａｔと、デスティ
ネーションオペランド側がメモリとなるＳ−ｆｏｒｍａ
ｔとがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フィールドを、Ｒｎはデスティネーションオペランドの
レジスタの指定フィールドを、ＲＲはｓｈのオペランド
サイズの指定をそれぞれ表す。レジスタ上に位置された
デスティネーションオペランドのサイズは３２ビツトに
固定されている。レジスタ側とメモリ側とのサイズが異
なり、ソース側のサイズが小さい場合に符号拡張が行な
われる。

Ｓ−ｆｏｒｍａｔでは、ｓｈはデスティネーションオペ
ランドの指定フィールドを、Ｒｎはソースオペランドの
レジスタ指定フィールドを、ＲＲはｓｈのオペランドサ
イズの指定をそれぞれ表す。レジスタ上に位置されたソ
ースオペランドのサイズは３２ビツトに固定されている
。レジスタ側とメモリ側とのサイズが異なり、ソース側
のサイズが大きい場合にオーバフローした部分の切捨て
とオーバフローチエツクが行なわれる。

第５図はレジスターレジスタ間演算命令のフォーマット
（Ｒ−ｆｏｒｍａｔ）を示す模式図である。Ｒｎはデス
ティネーションレジスタの指定フィールド、Ｒｍはソー
スレジスタの指定フィールドである。オペランドサイズ
は３２ビツトのみである。

第６図はリテラル−メモリ間演算命令のフォーマット（
ローｆｏｒｍａｔ）を示す模式図である。間はディステ
ィネーションオペランドサイズの指定フィールド、１ｌ
ｌｌｌはリテラルによるソースオペランドの指定フィー
ルド、ｓｈはデスティネーションオペランドの指定フィ
ールドである。

第７図は即値−メモリ間演算命令のフォーマット（１−
ｆｏｒｍａｔ）を示す模式図である。聞はオペランドサ
イズの指定フィールド（ソース、ディスティネーション
で共通）　、ｓｈはデスティネーションオペランドの指
定フィールドである。［−ｆｏｒｍａｔの即値のサイズ
はデスティネーション側のオペランドのサイズと共通に
８．１６．３２ビツトとなり、ゼロ拡張及び符号拡張は
行なわれない。

（１，２）　ｒ−船形１オペランド命令」第８図はｌオ
ペランド命令の一般形フオーマット（Ｇｌ−ｆｏｒｍａ
ｔ）を示す模式図である。ＭＭはオペランドサイズの指
定フィールドである。一部のＧｌｆｏｒｍａｔ命令では
、Ｈａの拡張部以外にも拡張部がある。また、財を使用
しない命令もある。

（１，３）　ｒ−船形２オペランド命令」第９図から第
１１図は２オペランド命令の一般形フオーマットを示す
模式図である。このフォーマントに含まれるのは、８ビ
ツトで指定する一般形アドレッシングモードのオペラン
ドが最大２つ存在する命令である。オペランドの総数自
体は３つ以上になる場合がある。

第９図は第１オペランドがメモリ読み出しを必要とする
命令のフォーマット（Ｇ−ｆｏｒｍａｔ）を示す模式図
である。ＥａＭはデスティネーションオペランドの指定
フィールド、財はデスティネーションオペランドサイズ
の指定フィールド、Ｆ！、ａＲはソースオペランド指定
フィールド、ＲＲはソースオペランドサイズの指定フィ
ールドである。一部のＧ−ｆｏｒｍａｔ命令では、Ｅａ
ＭあるいはＥａＲの拡張部以外にも拡張部がある。

第１０図は第１オペランドが８ビツト即値の命令のフォ
ーマット（Ｅ−ｆｏｒｍａｔ）を示す模式図である。

ＥａＭはデスティネーションオペランドの指定フィール
ド、開はデスティネーションオペランドサイズの指定フ
ィールド、■・・・はソースオペランド値である。

Ｅ−ｆｏｒｍａｔとＩ−ｆｏｒｍａｔとは機能的には類
似しているが、考え方の点では大きく違っている。具体
的には、Ｅ−ｆｏｒｍａｔはあくまでも２オペランド−
船形（Ｇ−ｆｏｒｍａｔ）の派生形であり、ソースオペ
ランドのサイズが８ビツト固定、ディスティネーション
オペランドのサイズが８　／１６／３２ビットからの選
択となっている。つまり、Ｅ−ｆｏｒｍａｔは異種サイ
ス間の演算を前提とし、デスティネーションオペランド
のサイズに合わせて８ビツトのソースオペランドがゼロ
拡張または符号拡張される。一方、Ｉ−ｆｏｒｍａｔは
、特に転送命令及び比較命令で頻度の多い即値のパター
ンを短縮形にしたものであり、ソースオペランドとディ
スティネーションオペランドのサイズが等しい。

第１１図は、第１オペランドがアドレス計算のみの命令
のフォーマツ）　（ＧＡ−ｆｏｒｍａｔ）を示す模式図
である。Ｅａ−はデスティネーションオペランドの指定
フィールド、四はデスティネーションオペランドサイズ
の指定フィールド、Ｅａ八はソースオペランドの指定フ
ィールドである。ソースオペランドとしては実行アドレ
スの計算結果自体が使用される。

第１２図は、ショートブランチ命令のフォーマットを示
す模式図である。ｃｃｃｃはブランチ条件指定フィール
ド、ｄｉｓｐ：８はジャンプ先との変位指定フィールド
であり、本発明のデータ処理装置では８ビツトで変位を
指定する場合には、ビットパターンでの指定値を２倍し
て変位値とする。

（１，４）　ｒアドレッシングモード」本発明のデータ
処理装置のアドレッシングモード指定方法には、レジス
タを含めて６ビツトで指定する短縮形と、８ビツトで指
定する一般形とがある。

未定義のアドレッシングモードが指定された場合、ある
いは意味的に考えて明らかに不適当なアドレッシングモ
ードの組み合わせが指定された場合には、未定義命令が
実行された場合同様に予約命令例外が発生され、例外処
理が起動される。

これに該当するのは、デスティネーションが即値モード
の場合、アドレス計算を伴うべきアドレッシングモード
指定フィールドで即値モードを使用した場合等である。

フォーマットの図中で使われる記号の意味は次の通りで
ある。

Ｒｎ：レジスタ指定 ｍｅｍ　ＨＡ　：　ＥＡで示されるアドレスのメモリ内
容（Ｓｈ）　　７６ビツトの短縮形アドレッシングモー
ドでの指定方法 （Ｈａ）　　：８ビツトの一般形アドレッシングモード
での指定方法 フォーマットの図において破線にて囲繞された部分は拡
張部を示す。

（１，４，１）　　ｒ基本アドレッシングモード」本発
明のデータ処理装置は様々なアドレッシングモードをサ
ポートする。それらの内、本発明のデータ処理装置でサ
ポートする基本アドレッシングモードには、レジスタ直
接モード、レジスタ間接モード、レジスタ相対間接モー
ド、即値モード、絶対モード、ＰＣ（プログラムカウン
タ）相対間接モード、スタックポツプモード及びスタッ
クプッシュモードがある。

レジスタ直接モードはレジスタの内容をそのままオペラ
ンドとする。フォーマットの模式図を第１３図に示す。

Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードはレジスタの内容をアドレスとする
メモリの内容をオペランドとする。フォーマントの模式
図を第１４図に示す。Ｒｎは汎用レジスタの番号を示す
。

レジスタ相対間接モードはディスプレースメント値が１
６ビツトであるか３２ビツトであるかにより２種類があ
る。それぞれ、レジスタの内容に１６ビツトまたは３２
ビツトのディスプレースメント値を加えた値をアドレス
とするメモリの内容をオペランドとする。フォーマット
の模式図を第１５図に示す、Ｒｎは汎用レジスタの番号
を示す。ｄｉｓｐ　：　１６とｄｉｓｐ　：　３２とば
それぞれ各々１６ビツトのディスプレースメント値また
は３２ビツトのディスプレースメント値を示す。ディス
プレースメント値は符号付きとして扱う。

即値モードは命令コード中で指定されるビットパターン
をそのまま２進数と見なしてオペランドとする。フォー
マットの模式図を第１６図に示す。

ｉｍｍ−ｄａｔａは即値を示す。ｉｍｍ−ｄａｔａのサ
イズは、オペランドサイズとして命令中で指定される。

絶対モードはアドレス値が１６ビツトで示されるか３２
ビツトで示されるかにより２種類ある。それぞれ、命令
コード中で指定される１６ビツトまたは３２ビツトのビ
ットパターンをアドレスとするメモリの内容をオペラン
ドとする。フォーマットの模式図を第１７図に示す、ａ
ｂｓ：１６とａｂｓ：３２とはそれぞれ１６ビツトまた
は３２ビツトのアドレス値を示す。

ａｂｓ　：　１６でアドレスが示される時はＩ旨定され
たアドレス値を３２ビツトに符号拡張する。

１１ｃ相対間接モードはディスプレースメント値が１６
ビツトか３２ビツトかにより２種類ある。それぞれ、プ
ログラムカウンタの内容に１６ビツトまたは３２ビツト
のディスプレースメント値を加えた値をアドレスとする
メモリの内容をオペランドとする。

フォーマットの模式図を第１８図に示す。ｄｉｓｐ　：
　１６とｄｉｓｐ　：　３２とはそれぞれ１６ビツトの
ディスプレースメント値または３２ビツトのディスプレ
ースメント値を示す。ディスプレースメント値は符号付
きとして扱う。ＰＣ相対間接モードにおいて、参照され
るプログラムカウンタの値はそのオペランドを含む命令
の先頭アドレスである。多段間接アドレッシングモード
においてプログラムカウンタの値が参照される場合にも
、同じように命令の先頭のアドレスをＰＣ相対の基準値
として使用する。

スタックポツプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、スタックポインタをオペランド
サイズだけインクリメントする。

例えば、３２ビツトデータを扱う場合には、オペランド
アクセス後にＳＰが＋４だけ更新（インクリメント）さ
れる。Ｂ、Ｈのサイズのオペランドに対するスタックポ
ツプモードの指定も可能であり、それぞれＳＰが＋１．
＋２だけ更新（インクリメント）される。フォーマット
の模式図を第１９図に示す。オペランドに対しスタック
ポツプモードが意味を持たないものに関しては予約命令
例外が発生される。

具体的に予約命令例外となるのは、ｗｒｉｔｅオペラン
ド、ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに
対するスタックポツプモード指定である。

スタックプッシュモードはスタックポインタの内容をオ
ペランドサイズだけデクリメントした内容をアドレスと
するメモリの内容をオペランドとする。スタックプッシ
ュモードでは、オペランドアクセス前にスタックポイン
タがデクリメントされる。例えば、３２ビツトデータを
扱う場合には、オペランドアクセス前にＳＰが−４だけ
更新（デクリメント）される。Ｂ、）（のサイスのオペ
ランドに対するスタックプッシュモードの指定も可能で
あり、それぞれＳＰが−１，−２だけ更新（デクリメン
ト）される。フォーマットの模式図を第２０図に示す。

オペランドに対してスタックプッシュモードが意味を持
たないものに関しては、予約命令例外が発生される。具
体的に予約命令例外となるのは、ｒｅａｄオペランド、
ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに対す
スタックプッシュモード指定である。

（１，４，２）　ｒ多段間接アドレッシングモード」如
何に複雑なアドレッシングも、基本的には加算と間接参
照の組み合わせに分解される。従って、加算と間接参照
のオペレーションをアドレッシングのプリミティブとし
て与えておき、それを任意に組み合わせることができれ
ば、如何なる複雑なアドレッシングモードをも実現可能
となる。本発明のデータ処理装置の多段間接アドレッシ
ングモードはこの様な考え方に基づいたアドレッシング
モードである。複雑なアドレッシングモードはモジヱー
ル間のデータ参照あるいはＡｌ　（人工知能）言語の処
理系に特に有用である。

多段間接アドレッシングモードを指定する場合、基本ア
ドレッシングモード指定フィールドでは、レジスタベー
ス多段間接モード、ＰＣヘース多段間接モード、絶対ベ
ース多段間接モードの３種類の指定方法の内のいずれか
１つを指定する。

レジスタベース多段間接モードはレジスタの値を拡張す
る多段間接アドレッシングのベース値とするアドレッシ
ングモートである。フォーマットの模式図を第２１図に
示す。Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードはプログラムカウンタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォーマットの模式図を第２
２図に示す。

絶対ベース多段間接モードはゼロを拡張する多段間接ア
ドレッシングのベース値とするアドレッシングモードで
ある。フォーマットの模式図を第２３図に示す。

拡張する多段間接モード指定フィールドは１６ビツトを
単位としており、これを任意回反復する。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（Ｘｉ、　Ｘ
２．　Ｘ４．　Ｘ８）と加算、メモリの間接参照を行な
う。多段間接モードのフォーマットの模式図を第２４図
に示す。各フィールドは以下に示す意味を持つ。

Ｅ・０　：多段間接モード継続 Ｅ＝１　　ニアドレス計算終了 ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄ■＝０：メモリ間接参照なし ｔｍｐ　　＋　　ｄｉｓｐ　　＋　　Ｒｘ　　＊　　５
ｃａｌｅ　　＝＝＞　　ｔｍｐ１＝１　　：メモリ間接
参照あり ｍｅｍ　　ｔｉｐ　　＋　　ｄｉｓｐ　　＋　　Ｒｘ　
　率　５ｃａｌｅ　　＝＝＞ｔｍｐＭ＝０　　：　　＜
Ｒｘ＞をインデクスとして使用トｌ　：特殊なインデク
ス ＜Ｒｘ＞＝Ｏインデクス値を加算しな い　　（Ｒｘ＝Ｏ） ＜Ｒｘ＞・１　　プログラムカウンタをインデクス値と
して使用 （Ｒｘ＝ＰＣ） ＜Ｒｘ＞＝２〜ｒｅｓｅｒｖｅｄ ０．０　７多段間接モード中の４ビツトのフィールドｄ
４の値を４倍してディスプレースメント値とし、これを
加算する ｄ４は符号付きとして扱い、オペラン ドのサイズとは関係なく必ず４倍して 使用する Ｄ・１　：多段間接モードの拡張部で指定されたｄ　１
ｓｐｘ　（１６／３２ビツト）をディスプレースメント
値とし、これを加算する 拡張部のサイズはｄ４フィールドで指 定する ｄ４＝ｏｏｏ１　　　ｄｉｓｐｘは１６ビツトｄ４□０
０１０　　　ｄｉｓｐｘは３２ビットＸｘ：インデクス
のスケール（ｓｃａｌｅ＝１／２／４／８）プログラム
カウンタに対してｘ２．　ｘ４．　ｘ　Ｂのスケーリン
グを行なった場合には、その段の処理終了後の中間値（
ｔ＋＊ｐ）として不定値が入る。この多段間接モードに
よって得られる実効アドレスは予測できない値となるが
、例外は発生しない。プログラムカウンタに対するスケ
ーリングの指定は行なっではいけない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第２５図、第２６図に示す。

第２５図は、多段間接モードが継続するか終了するかの
バリエーションを示す。

第２６図は、ディスプレースメントのサイズのバリエー
ションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマット上では任意の段数が可
能になっている。

（１，５）　ｒ例外処理」 本発明のデータ処理装置はソフトウェア負荷の軽減のた
め豊富な例外処理機能を有する。本発明のデータ処理装
置では、例外処理は命令処理を再実行するもの（例外）
、命令処理を完了するもの（トラップ）及び割込の３種
類に分けて名称をつけている。また本発明のデータ処理
装置では、この３種の例外処理とシステム障害とを総称
してＥＩＴと称する。

（２）「機能ブロックの構成」 第１図は本発明のデータ処理装置の構成を示すブロック
図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部１０１．命令デコード部１０２、Ｐ
Ｃ計算部１０３．オペランドアドレス計算部１０４゜マ
イクロＲＯＭ部１０５．データ演算部１０６．外部バス
インターフェイス部１０７に分かれる。

第１図では、その他にＣＰｕ外部にアドレスを出力する
ためのアドレス出力回路１０８と、ＣＰＵ外部とデータ
を入出力するためのデータ入出力回路１０９とを他の機
能ブロック部と分けて示した。

（２，１）’命令フェッチ部」 命令フェッチ部１０１にはブランチバッファ、命令キュ
ー３０１とその制御部等があり、次にフェッチすべき命
令のアドレスを決定してブランチバッファあるいはＣＰ
ｕ外部のメモリから命令をフェッチする。またブランチ
バッファへの命令登録をも行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特願昭６１−２０２０４１号で詳しく述べられている
。

次にフェッチすべき命令のアドレスは、命令キュー３０
１に入力すべき命令のアドレスとして専用のカウンタに
て計算される。分岐あるいはジャンプが発生した場合に
は、新たな命令のアドレスがＰＣ計算部１０３あるいは
データ演算部１０６から転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチする場合は、外
部バスインターフェイス部１０７を通して、フェッチす
べき命令のアドレスをアドレス出力回路１０８からＣＰ
Ｕ外部へ出力し、データ入出力回路１０９から命令コー
ドをフェッチする。そして、バッファリングした命令コ
ードの内、次にデコードすべき命令コードを命令デコー
ド部１０２に出力する。

（２，２）　ｒ命令デコード部」 命令デコード部１０２では、基本的には１６ビツト（ハ
ーフワード）単位で命令コードをデコードする。このブ
ロックには第１ハーフワードに含まれるオペレーション
コードをデコードするＦＨＷデコーダ、第２．第３ハー
フワードに含まれるオペレーションコードをデコードす
るＮＦＨＷデコーダ、アドレッシングモードをデコード
するアドレッシングモードデコーダが含まれる。これら
ＦＩＩＷデコーダ、Ｎ　Ｐ　ＩＩ　Ｗデコーダ、アドレ
ッシングモードデコーダを纏めて第１デコーダ３０３と
いう。

Ｆｌ＋−デコーダあるいはＮＦＨＷデコーダの出力を更
にデコードして、マイクロＲＯＭのエントリアドレスを
計算する第２デコーダ３０５、条件分岐命令の分岐予測
を行う分岐予測機構、オペランドアドレス計算の際のバ
イブラインコンフリクトをチエツクするアドレス計算コ
ンフリクトチエツク機構も含まれる。

命令デコード部１０２は命令フェッチ部１０１から入力
された命令コードを２クロツク（１ステツプ）につきＯ
〜６バイトずつデコードする。デコード結果の内、デー
タ演算部１０６での演算に関する情報がマイクロＲＯＭ
部１０５に、オペランドアドレス計算に関係する情報が
オペランドアドレス計算部１０４に、ｐｃ計算に関係す
る情報がＰＣ計算部１０３にそれぞれ出力される。

（２，３）　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部１０５には、主にデータ演算部１０６
を制御するマイクロプログラムが格納されているマイク
ロＲＯＭ、マイクロシーケンサ、マイクロ命令デコーダ
等が含まれる。マイクロ命令はマイクロＲＯＭから２ク
ロツク（ｌステップ）に１度読出される。マイクロシー
ケンサはマイクロプログラムで示されるシーケンス処理
の他に、例外、割込及びトラップ（この３つを合わせて
ＢＩＴと称する）の処理をハードウェア的に受付ける。

またマイクロＲＯＭ部１０５はストアバッファの管理も
行う。マイクロＲＯＭ部１０５には命令コードに依存し
ない割込みあるいは演算実行結果によるフラッグ情報と
、第２デコーダ３０５の出力等の命令デコード部の出力
が人力される。マイクロデコーダの出力は主にデータ演
算部１０６に対して出力されるが、ジャンプ命令の実行
による他の先行処理中止情報等の一部の情報は他のブロ
ックへも出力される。

（２，４）　ｒオペランドアドレス計算部」オペランド
アドレス計算部１０４は命令デコード部１０２のアドレ
スデコーダ等から出力されたオペランドアドレス計算に
関係する情報によりハードワイヤード制御される。この
ブロックではオペランドのアドレス計算に関するほとん
どの処理が行われる。メモリ間接アドレシングのための
メモリアクセスのアドレス及びオペランドアドレスがメ
モリにマツプされたＩ　／　Ｏｆｉ、ｆｆ域に入るか否
かのチエツクも行われる。

アドレス計算結果は外部バスインターフェイス部１０７
に送られる。アドレス計算に必要な汎用レジスタ及びプ
ログラムカウンタの値はデータ演算部より入力される。

メモリ間接アドレッシングを行う際は外部バスインター
フェイス部１０７を通してアドレス出力回路１０８から
ＣＰｕ外部へ参照すべきメモリアドレスを出力し、デー
タ入出力部１０９から入力された間接アドレス値を命令
デコード部１０２を通してフェッチする。

（２，５）　　ｒｐｃ計算部」 ＰＣ計算部１０３は命令デコード部１０２から出力され
るＰＣ計算に関係する情報によりハードワイヤードに制
御され、命令のｐｃ値を計算する。本発明のデータ処理
装置は可変長命令セットを有しており、命令をデコード
しなければその命令の長さが判らない。このため、ＰＣ
計算部１０３は命令デコード部１０２から出力される命
令長をデコード中の命令のｐｃ値に加算することにより
次の命令のｐｃ値を作り出す。また、命令デコード部１
０２が分岐命令をデコードしてデコード段階での分岐を
指示した場合は、命令長の代わりに分岐変位を分岐命令
のｐｃ値に加算することにより分岐先命令のｐｃ値を計
算する。分岐命令に対して命令デコード段階で分岐を行
うことを本発明のデータ処理装置ではブリブランチと称
する。

このブリブランチの手法については特願昭６１−２０４
５００号及び特願昭６１−２００５５７号で詳しく述べ
られている。

ｐｃ計算部１０３の計算結果は各命令のｐｃ値として命
令のデコード結果と共に出力される他、プリブランチ時
には、次にデコードすべき命令のアドレスとして命令フ
ェッチ部１０１へ出力される。また、次に命令デコード
部１０２でデコードされる命令の分岐予測のためのアド
レスにも使用される。

分岐予測の手法については特願昭６２−８３９４号で詳
しく述べられている。

（２，６）　ｒデータ演算部」 データ演算部１０６はマイクロプログラムにより制御さ
れ、マイクロＲＯＭ部１０５の出力情報に従って各命令
の機能を実現するに必要な演算をレジスタと演算器で実
行する。演算対象となるオペランドがアドレスあるいは
即値である場合は、オペランドアドレス計算部オペラン
ドアドレス計算部１０４で計算されたアドレスあるいは
即値を外部ハスインタフェイス部１０７を通過させて得
る。また、演算対象となるオペランドがＣＰＵ外部のメ
モリにある場合は、アドレス計算部１０４で計算された
アドレスをバスインクフェイス部がアドレス出力回路ｌ
Ｏ８から出力して、ＣＰｕ外部のメモリからフェッチし
たオペランドをデータ入出力回路１０９から得る。

演算器としては＾ＬＩＪ３１３、バレルシフタ、プライ
オリティエンコーダあるいはカウンタ、シフトレジスタ
などがある。レジスタと主な演算器の間は３バスで結合
されており、１つのレジスタ間演算を指示する１マイク
ロ命令を２クロツク（１ステツプ）で処理する。

データ演算時にＣＰＵ外部のメモリをアクセスする必要
がある場合は、マイクロプログラムの指示により外部バ
スインターフェイス部１０７を通してアドレス出力回路
１０８からアドレスをＣＩ）Ｕ外部に出力し、データ入
出力回路１０９を通して目的のデータをフェッチする。

ＣＰｕ外部のメモリにデータをストアする場合は、外部
バスインターフェイス部１０７を通してアドレス出力回
路１０８よりアドレスを出力すると同時に、データ入出
力回路１０９からデータをＣＰＵ外部に出力する。オペ
ランドストアを効率的に行うため、データ演算部１０６
には４バイトのストアバ・ソファが備えられている。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部１０６が得た場合は、これ
を命令フェッチ部１０１とｐｃ計算部１０３へ出力する
。

（以下余白） （２，７）　ｒ外部バスインターフェイス部」外部バス
インター−フェイス部１０７は本発明のデータ処理装置
の外部バスでの通信を制御する。メモリのアクセスはす
べてクロック同期で行われ、最小２クロックサイクル（
１ステツプ）で行うことができる。

メモリに対するアクセス要求は命令フェア千部１０１、
オペランドアドレス計算部１０４及びデータ演算部１０
６から独立に生じる。外部バスインターフェイス部１０
７はこれらのメモリアクセス要求を調停する。更にメモ
リとＣＰＵとを結ぶデータバスサイズである３２ビツト
（１ワード）の整置境界を跨ぐメモリ番地にあるデータ
のアクセスは、このブロック内で自動的にワード境界を
跨ぐことを検知して２回のメモリアクセスに分解して行
う。

ブリフェッチするオペランドとストアするオペランドと
が重なる場合のコンフリクト防止処理及びストアオペラ
ンドからフェッチオペランドへのバイパス処理も行う。

（３）［パイプライン機構ｊ 本発明のデータ処理装置のパイプライン処理機能は第２
図に模式的に示される如くである。

命令のブリフェッチを行う命令フヱッチステージ（ＩＦ
ステージ）２０１．命令のデコードを行うデコードステ
ージ（、Ｄステージ）２０２．オペランドのアドレス計
算を行うオペランドアドレス計算ステージ（へステージ
）２０３．マイクロＲＯＭアクセス（特にＲステージ２
０６と呼ぶ）を行う部分とオペランドのブリフェッチ（
特にＯＦステージ２０７と称す）を行う部分とからなる
オペランドフェッチステージ（Ｆステージ）２０４．命
令を実行する実行ステージ（Ｅステージ）２０５の５段
構成をパイプライン処理の基本とする。

Ｅステージ２０５では１段のストアバッファがある他、
高機能命令の一部は命令の実行自体をパイプライン化す
るため、実際には５段以上のパイプライン処理効果があ
る。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロック（１ステツプ
）で行うことができる。従って理想的には２クロツク（
１ステツプ）毎に次々とパイプライン処理が進行する。

本発明のデータ処理装置には、メモリーメモリ間演算あ
るいはメモリ間接アドレッシング等の如く１回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行える様に設計され
ている。複数のメモリオペランドを持つ命令に対しては
メモリオペランドの数に基づいてデコード段階で複数の
パイプライン処理単位（ステップコード）に分解してバ
イブライン処理を行う。

パイプライン処理単位の分解方法に関しては特願昭６１
−２３６４５６号で詳しく述べられている。

ＩＦステージ２０１からＤステージ２０２に渡される情
報は、命令コード２１１そのものである。Ｄステージ２
０２からＡステージ２０３に渡される情報は、命令で指
定された演算に関するもの（Ｄコード２１２と称す）と
、オペランドのアドレス計算に関係するもの（Ａコード
２１３と称す）との２つがある。

Ａステージ２０３からＦステージ２０４に渡される情報
はマイクロプログラムのエントリアドレスあるいはマイ
クロプログラムのパラメータ等を含むＲコード２１４と
、オペランドのアドレスとアクセス方法指示情報等を含
むＦコード２１５との２つである。

Ｆステージ２０４からＥステージ２０５に渡される情報
は、演算制御情報とリテラル等を含むＥコード２１６と
、オペランドあるいはオペランドアドレス等を含むＳコ
ード２１７との２つである。

Ｅステージ２０５以外のステージで検出されたＥｌ↑は
、そのコードがＥステージ２０５に到達する迄はＢＩＴ
処理を起動しない。Ｅステージ２０５で処理されている
命令のみが実行段階の命令であり、ＩＦステージ２０１
からＦステージ２０４までの間で処理されている命令は
まだ実行段階に至っていないからである。従って、Ｅス
テージ２０５以外で検出されたＢＩＴは、それが検出さ
れたことがステップコード中に記録されて次のステージ
に伝えられるのみである。

（３，１）　ｒパイプライン処理単位」（３，１，ｌ）
　ｒ命令コードフィールドの分類」本発明のデータ処理
装置のパイプライン処理単位は命令セットのフォーマッ
トの特徴を利用して決定されている。

（１）節で述べた如く、本発明のデータ処理装置の命令
は２バイト単位の可変長命令であり、基本的には″２バ
イトの命令基本部＋０〜４バイトのアドレシング拡張部
”を１〜３回反復することにより命令が構成されている
。

命令基本部には多くの場合、オペレーションコード部と
アドレッシングモード指定部とがあり、インデックスア
ドレシッングあるいはメモリ間接アドレッシングが必要
な場合にはアドレッシング拡張部の代わりに“２バイト
の多段間接モード指定部＋０〜４バイトのアドレッシン
グ拡張部”が任意価付く。また、命令により２または４
バイトの命令固有の拡張部が最後に付く。

命令基本部には命令のオペレーションコード、基本アド
レッシングモード、リテラルなどが含まれる。アドレッ
シング拡張部はディスプレースメント、絶対アドレス、
即値、分岐命令の変位のいずれかである。命令固有の拡
張部にはレジスタマツプ、Ｉ−ｆｏｒｍａｔ命令の即値
指定等がある。第２７図は、本発明のデータ処理装置の
基本的命令フォーマットの特徴を示す模式図である。

（３，１，２）　ｒステップコードへの命令の分解」本
発明のデータ処理装置では、上記の命令フォーマットの
特徴を生かしたパイプライン処理を行う。

Ｄステージ２０２では“２バイトの命令基本部＋０〜４
バイトのアドレッシング拡張部”、“多段間接モード指
定部＋アドレッシング拡張部”又は命令固有の拡張部を
１つのデコード単位として処理する。各回のデコード結
果をステップコードと称し、Ａステージ２０３以降では
このステップコードをパイプライン処理の単位としてい
る。ステップコードの数は命令毎に固有であり、多段間
接モード指定を行わない場合は、１つの命令は最小１個
、最大３個のステップコードに分かれる。多段間接モー
ド指定が行われた場合はそれだけステップコードが増加
する。但し、これは後で述べる様にデコード段階のみで
ある。

（３，１，３）　ｒプログラムカウンタの管理」本発明
のデータ処理装置のパイプライン上に存在するステップ
コードは全て別命令に対するものである可能性があり、
このためプログラムカウンタの値はステップコード毎に
管理される。全てのステップコードは、そのステップコ
ードのもとになった命令のプログラムカウンタ値を有す
る。ステップコードに付属してパイプラインの各ステー
ジを流れるプログラムカウンタ値はステッププログラム
カウンタ（ＳＰＣ）と称する。ＳＰＣはパイプラインス
テージ間を次々と受は渡されていく。

（３，２）　ｒ各バイブラインステージの処理」各パイ
プラインステージの人出カステップコードには第２図に
示したように便宜上名前が付けられている。また、ステ
ップコードはオペレーションコードに関する処理を行い
、マイクロプログラムのエントリアドレス及びＥステー
ジ２０５に対するパラメータなどになる系列とＥステー
ジ２０５のマイクロ命令に対するオペランドになる系列
との２系列がある。

（３，２，１）　ｒ命令フェッチステージ」命令フェッ
チステージ（ＩＦステージ）２０１は命令をメモリある
いはブランチバッファからフェッチして命令キュー３０
１に入力し、Ｄステージ２０２に対して命令コードを出
力する。命令キュー３０１の人力は整置された４バイト
単位で行う。メモリから命令をフェッチする場合は、整
置された４バイトにつき最小２クロック（ｌステップ）
を要する。

ブランチバッファがヒツトした場合は、整置された４バ
イトにつきｌクロックでフェッチ可能である。命令キュ
ー３０１の出力単位は２バイト毎に可変であり、２クロ
ツクの間に最大６バイトまで出力できる。また、分岐の
直後には命令キュー３０１をバイパスして命令基本部２
バイトを直接命令デコーダに転送することも可能である
。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先の命令のアドレスの管理や命令キュー３
０１の制御もＩＦステージ２０１で行う。

ＩＦステージ２０１で検出するＥＩＴには、命令をメモ
リからフェッチする際のバスアクセス例外あるいはメモ
リ保護違反などによるアドレス変換例外がある。

（３，２，２）　ｒ命令デコードステージ」命令デコー
ドステージ（Ｄステージ）２０２は■Ｆステージ２０１
から入力された命令コードをデコードする。デコードは
命令デコード部１０２のＦＨＷデコーダ、ＮＦＨＷデコ
ーダ及びアドレッシングモードデコーダを合わせた第１
デコーダ３０３を使用して、２クロツク（１ステツプ）
単位に１度行ない、１回のデコード処理で、０〜６バイ
トの命令コードを消費する（）ＩＥＴ命令の復帰先アド
レスを含むステップコードの出力処理などでは命令コー
ドを消費しない）。１回のデコードでＡステージ２０３
に対してアドレス計算情報としてのＡコード２１３であ
る制御コードとアドレス修飾情報と、オペレーションコ
ードの中間デコード結果としての１〕コード２１２であ
る制御コードと８ビツトのリテラル情報とを出力する。

Ｄステージ２０２では、各命令のＰＣ計算部１０３の制
御、分岐予測処理、ブリブランチ命令に対するブリブラ
ンチ処理、命令キュー３０１からの命令コード出力処理
をも行う。

Ｄステージ２０２で検出するＥＩＴには、予約命令例外
及びブリブランチ時の奇数アドレスジャンプトラップが
ある。また、ＩＦステージ２０１より転送されてきた各
種ＢＩＴはステップコード内にエンコードする処理をし
てＡステージ２０３に転送する。

（３，２，３）　ｒオペランドアドレス計算ステージ」
オペランドアドレス計算ステージ（Ａステージ）２０３
は処理機能が大きく２つに分かれる。１つは命令デコー
ド部１０２の第２デコーダ３０５を使用してオペレーシ
ョンコードの後段デコードを行う処理で、他方はオペラ
ンドアドレス計算部１０４でオペランドアドレスの計算
を行う処理である。

オペレーションコードの後段デコード処理はＤコード２
１２を入力とし、レジスタ、メモリの書込み予約及びマ
イクロプログラムのエントリアドレスとマイクロプログ
ラムに対するパラメータなどを含むＲコード２１４の出
力を行う。なお、レジスタあるいはメモリの書込み予約
は、アドレス計算で参照したレジスタやメモリの内容が
パイプライン上を先行する命令で書換えられることによ
り誤ったアドレス計算が行われるのを防ぐためのもので
ある。レジスタあるいはメモリの書込み予約はデッドロ
ックを避けるため、ステップコード毎ではなく命令毎に
行う。レジスタ及びメモリへの書込み予約については特
願昭６２−１４４３９４号で詳しく述べられている。

オペランドアドレス計算処理はＡコード２１３を入力と
し、Ａコード２１３に従いオペランドアドレス計算部１
０４で加算あるいはメモリ間接参照を組合わせてアドレ
ス計算を行い、その計算結果をＦコード２１５として出
力する。この際、アドレス計算に伴うレジスタ及びメモ
リの読出し時にコンフリクトチエツクを行い、先行命令
がレジスタあるいはメモリに書込み処理を終了していな
いためコンフリクトが指示されれば、先行命令がＥステ
ージ２０５で書込み処理を終了するまで待つ。また、オ
ペランドアドレス及びメモリ間接参照のアドレスがメモ
リにマツプされたｌ１０ＳＩ域に入るか否かのチエツク
も行う。

Ａステージ２０３で検出するＢＩＴには予約命令例外、
特権命令例外、バスアクセス例外、アドレス変換例外、
メモリ間接アドレッシングの時のオペランドブレイクポ
イントヒツトによるデバッグトラップがある。Ｄコード
２１２又はＡコード２１３自体がＥＩＴを起こしたこと
を示していれば、Ａステージ２０３はそのコードに対し
てアドレス計算処理をせず、そのＥＩＴをＲコード２１
４及びＦコード２１５に伝える。

（３，２，４）　ｒマイクロＲＯＭアクセスステージ」
オペランドフェッチステージ（Ｆステージ）２０４も処
理が大きく２つに分かれる。一方はマイクロＲＯＭのア
クセス処理であり、特にＲステージ２０６と称する。他
方はオペランドブリフェッチ処理であり、特にＯＦステ
ージ２０７と称する。Ｒステージ２０６とＯＦステージ
２０７とは必ずしも同時に動作するわけではな（、メモ
リアクセス権が獲得できるか否か等に依存して独立に動
作する。

Ｒステージ２０６の処理であるマイクロＲＯＭアクセス
処理は、Ｒコード２１４に対して次のＥステージ２０５
での実行に使用する実行制御コードであるＥコード２１
６を生成するためのマイクロＲＯＭアクセスとマイクロ
命令デコード処理である。１つのＲコード２１４に対す
る処理が２つ以上のマイクロプログラムステップに分解
される場合、マイクロＲＯＭはＥステージ２０５で使用
され、次のＲコード２１４はマイクロＲＯＭアクセス待
ちになる。Ｒコード２１４に対するマイクロＲＯＭアク
セスが行われるのは、その前のＥステージ２０５での最
後のマイクロ命令実行の時である。本発明のデータ処理
装置では、はとんどの基本命令は１マイクロプログラム
ステツプで行われるため、実際にはＲコード２１４に対
するマイクロＲＯＭアクセスが次々と行われることが多
い。

Ｒステージ２０６で新たに検出するＢＩＴはない。

Ｒコード２１４が命令処理再実行型のＥＩＴを示してい
る時は、そのＥＩＴ処理に対するマイクロプログラムが
実行されるので、Ｒステージ２０６はそのＲコード２１
４に従ったマイクロ命令をフェッチする。

Ｒコード２１４が奇数アドレスジャンプトラップを示し
ている場合、Ｒステージ２０６はそれをＥコード２１６
によって伝える。これはブリブランチに対するもので、
Ｅステージ２０５ではそのＥコード２１６で分岐が生じ
なければそのブリブランチを有効として奇数アドレスジ
ャンプトラップを発生する。

（３，２，５）　ｒオペランドフェッチステージ」オペ
ランドフェッチステージ（ＯＦステージ）２０７はＦス
テージ２０４で行う上記の２つの処理の内のオペランド
プリフェッチ処理を行う。

オペランドブリフェッチはＦコード２１５を入力とし、
フェッチしたオペランドとそのアドレスをＳコード２１
７として出力する。１つのＦコード２１５ではワード境
界を跨いでも良いが４バイト以下のオペランドフェッチ
を指定する。Ｆコード２１５にはオペランドのアクセス
を行うか否かの指定も含まれており、Ａステージ２０３
で計算したオペランドアドレス自体あるいは即値をＥス
テージ２０５に転送する場合にはオペランドブリフェッ
チは行わず、Ｆコード２１５の内容をＳコード２１７と
して転送する。ブリフェッチしようとするオペランドと
、Ｅステージ２０５が書き込み処理を行おうとするオペ
ランドとが一致する場合は、オペランドブリフェッチは
メモリから行わずバイパスして行う。また、［１０領域
に対してはオペランドプリフェッチを遅延させ、先行命
令がすべて完了するまで待ってオペランドフェッチを行
う。

ＯＦステージ２０７で検出されるＢＩＴには、ハ′スア
クセス例外、アドレス変換例外、オペランドブリフェッ
チに対するブレイクポイントヒツトによるデバッグトラ
ップがある。Ｆコード２１５がデバッグトラップ以外の
ＥＩＴを示している時は、それをＳコード２１７に転送
し、オペランドプリフェッチは行わない。Ｆコード２１
５がデバッグトラップを示している時は、そのＦコード
２１５に対してＢＩＴを示していない場合と同じ処理を
すると共にデバラグトラップをＳコード２１７に伝える
。

（３，２，６）　ｒ実行ステージ」 実行ステージ（Ｅステージ）２０５はＥコード２１６及
びＳコード２１７を入力として動作する。このＥステー
ジ２０５が命令を実行するステージであり、Ｆステージ
２０４以前のステージで行われた処理は全てＥステージ
２０５のための前処理である。Ｅステージ２０５でジャ
ンプ命令が実行されたり、あるいはＢＩＴ処理が起動さ
れたりした場合は、ＩＦステージ２０１からＦステージ
２０４までの処理は全て無効化される。Ｅステージ２０
５はマイクロプログラムにより制御され、Ｒコード２１
４に示されたマイクロプログラムのエントリアドレスか
らの一連のマイクロプログラムを実行することにより命
令を実行する。

マイクロＲＯ？Ｉの読み出しとマイクロ命令の実行とは
パイプライン化されて行われる。従ってマイクロプログ
ラムで分岐が起きた場合は、１マイクロステツプの空き
ができる。また、Ｅステージ２０５はデータ演算部１０
６にあるストアバッファを利用して、４バイト以内のオ
ペランドストアと次のマイクロ命令実行をパイプライン
処理することもできる。

Ｅステージ２０５では、Ａステージ２０３で行ったレジ
スタ及びメモリに対する書込み予約をオペランドの書き
込み後に解除する。

また、条件分岐命令がＥステージ２０５で分岐を発した
場合は、その条件分岐命令に対する分岐予測が誤ってい
たのであるから、分岐履歴の書換えを行う。

Ｅステージ２０５で検出されるＢＩＴには、バスアクセ
ス例外、アドレス変換例外、デバッグトラップ、奇数ア
ドレスジャンプトラップ、予約機能例外、不正オペラン
ド例外、予約スタックフォーマット例外、ゼロ除算トラ
ップ、無条件トラップ、条件トラップ、遅延コンテキス
トトラップ、外部割込、遅延割込、リセット割込、シス
テム障害がある。

Ｅステージ２０５で検出されたＢＩＴは全てＢＩＴ処理
されるが、Ｅステージ以前のＩＦステージ２０１からＦ
ステージ２０４０間で検出され、Ｒコード２１４あるい
はＳコード２１７に反映されているＢＩＴは必ずしもＢ
ＩＴ処理されるとは限らない。ＩＰステージ２０１から
Ｆステージ２０４の間で検出されたが、先行の命令がＥ
ステージ２０５でジャンプ命令が実行されたなどの原因
でＥステージ２０５まで到達しなかったＢＩＴは全てキ
ャンセルされる。そのＩＥＩＴを起こした命令はそもそ
も実行されなかったことになる。

外部割込及び遅延割込は命令の切れ目でＥステージ２０
５に直接受は付けられ、マイクロプログラムにより必要
な処理が実行される。その他の各種ＥＩＴの処理はマイ
クロプログラムにより行われる。

（３，３）　ｒ各パイプラインステージの状態制御」パ
イプラインの各ステージは入力ラッチと出力ラッチとを
有し、他のステージとは独立に動作することを基本とす
る。各ステージは１つ前に行った処理が終わり、その処
理結果を出力ランチから次のステージの入力ラッチに転
送し、自分のステージの入力ラッチに次の処理に必要な
入力信号がすべて揃えば次の処理を開始する。

つまり各ステージは、１つ前段のステージから出力され
てくる次の処理に対する人力信号が全て有効となり、今
の処理結果を後段のステージの入力ラッチに転送して出
力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が全て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち状態（入力待ち
）になる。出力ラッチから次のステージの人力ラッチへ
の転送を行う場合には次のステージの入力ランチが空き
状態になっている必要があり、次のステージの入力ラッ
チが空きでない場合もパイプラインステージは待ち状態
（出力待ち）になる。必要なメモリアクセス権が獲得で
きなかったり、処理しているメモリアクセスにウェイト
が挿入されたり、その他のパイプラインコンフリクトが
生じると各ステージの処理自体が遅延する。

（３，４）　、　　ｒプッシュ、プッシュＡ命令に関す
るステップコード処理」 第２８図は、本発明を説明するためのブロック図である
。６１はオペランドアドレス計算ステージ（Ａステージ
２０３）の作業用ステージスタックポインタ（ＡＳＰ）
であり、Ａステージ２０３で実行中の命令に付随するス
タックポインタの値を示す。６２はオペランドフェッチ
ステージ（Ｆステージ２０４）の作業用ステージスタッ
クポインタ（ＦＳＰ）、６３は実行ステージ（Ｅステー
ジ２０５）の作業用ステージスタックポインタ（Ｃ３Ｐ
）であり、それぞれ各ステージで実行中の命令に付随す
るスタックポインタの値を示す。６４はソフトウェアか
らみたレベルのスタックポインタ群、７０はＦステージ
２０４のアドレスレジスタ（ＦＡレジスタ）、７１はＳ
コード２１７としてオペランドアドレスを格納するアド
レスレジスタ（ＳＡレジスタ）、７２はＥステージ２０
５のアドレスレジスタ（ＡＡレジスタ）、７３は外部と
やり取りされるデータのためのＥステージ２０５のデー
タレジスタ（ＤＤレンジング、７４はＦステージ２０４
でメモリからフェッチされたオペランドをいれるデータ
レジスタ（ＳＤレジスタ）、７５はＡステージ２０３の
アドレス加算部、８０〜８７は内部データバスである。

１０２は命令デコード部、１０６は実行ステージ２０５
のデータ演算部、１０８はアドレス出力回路、１０９は
データ入出力回路である。

第３２図は、本発明のデータ処理装置において処理され
るプッシュ、プッシュ＾命令の命令フォーマット図であ
る。

また第２９図、第３０図、第３１図は本発明のデータ処
理装置において実施されるプッシュ、プッシュ＾命令の
、各ステージでの動作を示すフローチャートであり第２
９図はソースがメモリ、第３０図はソースがレジスタ、
第３１図はプッシュ命令の場合である。またステップ５
１００〜５１０５はＡステージ２０３、ステップ５２０
０〜５２０５はＦステージ２０４及びステップ５３００
〜５３０７はＥステージ２０５での動作を夫々示してい
る。

本発明のデータ処理装置において処理されるプッシュ、
プッシュ八命令は第３２図に示すフォーマットを持ち、
命令の中で指定されたソースオペランドをスタックトッ
プにストアする。プッシュ命令ではソースアトレンジン
グモードが示す値がソースオペランドに、またプッシュ
＾命令ではソースアドレスがソースオペランドとなる。

またデスティネーションのアドレスとしては、スタック
ポインタの値をオペランドのサイズ分デクリメントした
値が使用される。このようにプッシュ、プッシュ命令は
、メモリーメモリ間転送が可能な命令であり２つのアド
レス計算が必要なため、本来なら２つのステップコード
を必要とする。

しかし、本発明においてはＡＳＩ’６１にデクリメント
機能を設け、Ａステージ３３でのアドレス演算と八５ｌ
）６１のブリデクリメントを１つのステ・ンブコードで
同時に行う。

プッシュ、プッシュＡ命令を第２図、第２８図、第２９
図、第３０図及び第３１図により、バイブラインの流れ
に沿ってみていく。まず命令デコード部１０２でプッシ
ュ、プッシュツＡ命令をデコードしたら、アドレシッシ
ングモード情報、ＡＳＰ６１の更新制御情報等を１つの
ステップコード（Ａコード２１３）として、Ａステージ
２０３のアドレス加算部７５とＡＳＰ６１へ出力する。

命令のオペコード側の情報はＤコード２１２として出力
される。

この後の各ステージの動作を第２９図、第３０図、第３
１図に示す。Ｅステージ２０５における１つのＥコード
２１６の処理を１ステツプと呼ぶこととする。

まず第３０図にプッシュ命令でソースがレジスタである
場合を示す。

Ａステージ２０３ではＡコード２１３の＾ｓｐ更新制御
情報により、＾５Ｐ６１をオペランドのサイズ分デクリ
メントする。そしてこのデクリメントされた八５Ｐ６１
の値をステップコードのパイプライン中の流れと同期し
てＦＳＰ６２に転送する（Ｓ１０３）　　、またソース
のレジスタ番号等をＲコード２１４として出力する（５
１０２）。

Ｆステージ２０４ではＦＳＰ６２の値をステップコード
のパイプライン中の流れと同期してＣ３Ｐ６３に転送す
る（Ｓ２０３）　　。またＲコード２１４からソースの
レジスタをアクセスする信号を含むＥコード２１６を生
成し出力する（Ｓ２０２）。

Ｅステージ２０５でＡＡレジスタ７２にはデスティネー
ションアドレスとしてＣ５Ｐ６３の値を書き込む。

この時の経路は、 Ｃ３Ｐ６３→Ｓｔバス８２→ＡＡレジスタ７２となる。

またＥコード２１６で指定されたレジスタの値をＤＤレ
ジスタ７３に書き込む。この時の経路は、レジスタ７６
→Ｓ２バス８７→データ演算部１０６→ＤＯバス８５→
ＤＤレジスタ７３ となる。この２つの経路はぶつからないので１ステツプ
で実行される（Ｓ３０３）。

次にＡＡレジスタ７２の指すアドレスにＤＤレジスタ７
３の値を書き込む（Ｓ３０４）。このストア処理はＥス
テージ２０５でのデータ演算処理とは独立して実行可能
であり、ストア処理と並列に次の命令の処理を行うこと
ができる。

次に、第２９図にプッシュ命令でソースがメモリの場合
を示す。

Ａステージ２０３では、Ａコード２１３の＾ｓｐ更新制
御情報により、ＡＳＰ６１をオペランドのサイズ分デク
リメントする。そしてこのデクリメントされたＡＳＰ６
１の値をステップコードのバイ′ブライン中の流れと同
期してＦＳＰ６２に転送する（Ｓ１０１）。またアドレ
ス加算部７５にてソースアドレスを計算しく５１００）
、Ｆコード２１５として出力する。

Ｆステージ２０４ではＦＳＰ６２の値はステップコード
のパイプライン中の流れと同期してＣ３Ｐ６３に転送さ
れる（Ｓ２０１）。Ｆコード２１５のソースアドレスを
ＦＡレジスタ７０に格納し、その値に基づきソースオペ
ランドをメモリからフェッチして来てＳロレジスタ７４
にいれる（Ｓ２００）。

Ｅステージ２０５ではＡＡレジスタ７２ζこデスティネ
ーションアドレスとしてＣ５Ｐ６３の値を書き込む（Ｓ
３００）。この時の経路は、 Ｃ３Ｐ６３→Ｓｌバス８２→ＡＡレジスタ７２となる。

Ｆステージ２０４でフェッチされたソースオペランドは
ＳＤレジスタ（７４）からＤＤレジスタ７３に転送され
る（Ｓ３０１）。この時の経路は、 ＳＯレジスタ７３→Ｓ１バス８７→テータ演算部１０６
→Ｄ。

バス８５→００レジスタ７３ となる。

この２つの経路は両方Ｓ１バス８２を含むのでステップ
を２つに分けて実行する。ただし、ＳＤレジスタ７４に
はＳ２バス８７を通る経路もあるが、実行ステージ２０
５ではレジスタ直接とそれ以外という分は方が実行し易
いため上記の経路をとる。レジスタ直接以外でＳｌバス
８２シか経路のない場合として、ソースが即値の場合が
ある。即値データはアドレス加算部７５からそのまま出
力され、ＡＯババス３→Ｆ＾レジスタ７０→ＳＡレジス
タ７１とわたってＳ１パス８２に出力される。この時は
Ｃ５Ｐ６３→ＡＡレジスタ７２もＳ１バス８２を使う経
路しかないため、２つのステップに分けて実行される。

この即値等に合わせてメモリの場合も２つのステップで
実行する。

そしてＡＡレジスタ７２の指すアドレスにＤＤレジスタ
７３の値を書き込む（Ｓ３０２）。

本実施例ではＳｌバス８２のコンフリクトが起こるため
に２つのステップがＥステージ２０５で必要となる。し
かしＳ２バス８７を延長するなどの方法で、ＳＡレジス
タ７１→データ演算部１０６　とＣ５Ｐ６３→静レジス
タ７２を１つのステップで行えれば、Ｅステージ２０５
のステップを１つにすることができる。

次に、第３１図にプッシュＡ命令の場合を示す。

Ａステージ２０３でハＡコード２１３の＾ｓｐ更新制御
情報により、ＡＳＰ６１をオペランドのサイズ分デクリ
メントする。そしてこのデクリメントされた＾５Ｐ６１
の値をステップコードのパイプライン中の流れと同期し
てＦＳＰ　（６２）に転送する（Ｓ１０５）。またアド
レス加算部７５にてソースアドレスを計算しＦコード２
１５として出力する（Ｓ１０４）。

Ｆステージ２０４ではＦＳＰ６２の値をステップコード
のパイプライン中の流れと同期してＣ５Ｐ６３に転送す
る（Ｓ２０５）。Ｆコード２１５のソースアドレスをＦ
Ａレジスタ７０に格納し、その値をＳＡレジスタ７１に
転送する（５２０４）。この値がソースオペランドとな
る。

Ｅステージ２０５ではＡＡレジスタ７２にデスティネー
ションアドレスとしてＣ５Ｐ６３の値を書き込む（Ｓ３
０５）。この時の経路は、 Ｃ５Ｐ６３→Ｓｌバス８２→ＡＡレジスタ７２となる。

ＳＡレジスタ７１の値をソースオペランドとしてロロレ
ジスタ７３に送る（Ｓ３０６）。この時の経路は、ＳＡ
レジスタ７１→Ｓ１バス８７→テータ演算部１０６→ロ
０バス８５→ＤＯレジスタ７３ となる。この２つの経路は両方Ｓ１バス８２を含むので
２ステツプで実行する。

ＡＡレジスタ７２の指すアドレスにＤＤレジスタ７３の
値を書き込む（Ｓ３０７）。

このようにプッシュ、プッシュＡ命令がＡステージ２０
３で処理を終わった時点で、この命令終了時のスタック
ポインタの値がＡＳＰ６１に格納されている。そのため
後の命令のステップコードがスタックポインタをＡステ
ージ２０３で参照しても、プッシュ、プッシュＡ命令が
Ｆステージ２０４又はＥステージ２０５でＡＳＰ６１の
値を書き換えることはないので、スタックポインタに関
するコンフリクトは起こらない。例えば次の命令のアド
レシッシングモードが（ＳＰ　＋　ｄｉｓｐ）であって
も、（ＡＳＰ　＋ｄｉｓｐ）をアドレス加算部７５で実
行することにより、プッシュ、プッシュ＾命令の実行終
了を待たなくても、正しいアドレスが得られる。

また、プッシュ命令でソースがレジスタの場合は各ステ
ージでの実行ステップ数は１ステツプであり、この時の
命令実行時間は最小２クロックということになる。つま
りアドレス加算部７５での計算とＡＳＰ６１の更新を１
つのステップコードで行うことにより、これをソース側
とデスティネーション側との２つのステップコードを生
成する場合に生じる、Ａステージ２０３での実行ステッ
プの増加（１ステツプ→２ステツプ）によるプッシュ命
令の高速化をはかることができる。

［発明の効果］ 以上のようにこの発明によれば、プッシュ、プッシュ八
命令処理時にアドレス計算ステージにおいて、アドレス
加算部でのオペランドアドレスの計算と、アドレス計算
ステージのスタックポインタの更新とを行い、スタック
ポインタの値をパイプラインの流れに同期して転送する
ことにより、プッシュ、プッシュＡ命令の後の命令がア
ドレス計算ステージでスタックポインタに関するコンフ
リクトを起こすことなくパイプラインの処理効率を上げ
ることができ、またプッシュ命令を最小１ステツプで実
行できるため、データ処理装置の性能が向上するという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ処理装置の全体
ブロック図、第２図は本発明の一実施例によるデータ処
理装置のパイプライン概要図、第３図〜第２７図は本発
明の一実施例によるデータ処理装置の命令フォーマット
の特徴を示す図、第２８図は本発明の一実施例によるデ
ータ処理装置のスタックポインタ関連部分の構成図、第
２９図、第３０図、第３１図は本発明のデータ処理装置
において実施されるプッシュ、プッシュ＾命令の実行フ
ローチャート、第３２図は本発明のデータ処理装置にお
いて実施されるプッシュ、プッシュ八命令の命令フォー
マント図、第３３図は従来のデータ処理装置のブロック
図、第３４図は従来のプッシュ命令の実行フローチャー
トである。 ２０３・・・アドレス計算ステージ（Ａステージ）２０
５・・・実行ステージ（Ｅステージ）２１２〜２１７・
・・パイプライン処理の単位であるステップコード　６
１・・・Ａステージの作業用ステージスタックポインタ
　６３・・・Ｅステージの作業用ステージスタックポイ
ンタ　７５・・・Ａステージのアドレス加算部である。 なお、図中同一符号は、同一、または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、汎用アドレシッシングモードで指定可能なオペラン
   ドの値をメモリ上のスタックにプッシュするプッシュ命
   令を備え、命令の実行を行う実行ステージと、該実行ス
   テージでの処理に先行してオペランドのアドレス計算を
   行うアドレス計算ステージとを含む複数のステージによ
   るパイプライン処理により命令を処理するデータ処理装
   置において、 前記アドレス計算ステージで制御され、オペランドのア
   ドレス計算を行うアドレス加算部と、 前記アドレス計算ステージで制御され、前記汎用アドレ
   シッシングモードがスタックプッシュモードのときオペ
   ランドの処理に伴うデクリメント処理を行う第１のスタ
   ックポインタと、 前記実行ステージが制御する第２のスタックポインタと
   を備え、 前記第１のスタックポインタは前記第２のスタックポイ
   ンタの更新処理に先行して更新され、 前記プッシュ命令処理時に、前記アドレス計算ステージ
   にて、前記アドレス加算部を用いたオペランドのアドレ
   ス計算と、前記第１のスタックポインタにおけるプッシ
   ュ操作に伴うスタックポインタの更新とをすべくなして
   あることを特徴とするデータ処理装置。