JPH0218621A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は高度なパイプライン処理機構により高い処理能
力を実現したデータ処理装置に関する。

［従来の技術］ 第３１図は、従来のデータ処理装置の典型的なパイプラ
インステージの構成を示す模式図である。

図において、７１は命令フェッチ（ＩＰ）ステージ、７
２は命令デコード（Ｄ）ステージ、７３はオペランドア
ドレス計算（Ａ）ステージ、７４はオペランドフェッチ
（Ｆ）ステージ、７５は命令実行（Ｅ）ステージ、７６
はオペランドライト　（Ｗ）ステージである。

次に動作について説明する。第３１図に示したデータ処
理装置のパイプライン機構は、バスがおいている時間を
利用して命令データの取り込みを行うＩＦステージ７１
．命令データの解析を行うＤステージ７２．オペランド
等のアドレス計算を行うＡステージ７３．オペランドデ
ータのフェッチを行うＦステージ７４．データの処理を
行うＥステージ７５オペランドデータの書き込みを行う
Ｗステージ７６０６段のパイプラインステージで構成さ
れており、各ステージは異なる命令を同時に処理できる
。但し、オペランドあるいはメモリのアクセスに際して
コンフリクトが生じた場合には、優先度の低いステージ
における処理がコンフリクト解消までの間、−時停止さ
れる。

以上のように、パイプライン化されたデータ処理装置で
は、データ処理の流れに従って処理を複数のステージに
分割し、各ステージを同時に動作させることにより、■
命令に必要な平均処理時間を短縮させて、全体としての
処理時間を短縮して性能を向上させている。

従来のパイプライン処理は上述の如くであるが、パイプ
ライン処理の構成上注意しなければならない問題点とし
て、使用するリソースのコンフリクトが挙げられる。具
体例を挙げると、レジスタのコンフリクトがその例で、
アドレス計算時に参照したレジスタの内容をパイプライ
ン中を先行して処理されている命令が書換えられた場合
には誤った結果を生しるというものである。

このような問題点の解決を目的として、たとえば特願昭
６２−１４４３９４号の発明に開示されているようなレ
ジスタコンフリクトチエツク手段が提案されている。

この特願昭６２−１４４３９４号の発明の動作について
説明する。実行ステージで値が書換えられる可能性があ
るレジスタに関してはアドレス計算ステージでのアドレ
ス計算結果に従ってレジスタの書込み予約を行う。この
書込み予約の情報は実行ステージでの書込みが終了して
書込み予約が解除されるまで保持される。一方、アドレ
ス計算時には参照しようとするレジスタが、パイプライ
ン中で先行処理が行われている命令によって書換えられ
る可能性があるか否かをチエ、りする。書換えられる可
能性がある場合は処理が一時停止され、先行処理命令に
よるレジスタへの書込みが終了し、書込み予約が解除さ
れてからレジスタの参照が行われる。

このような処理を行うことにより、特願昭６２１４４３
９４号の発明ではアドレス計算時に正しいレジスタ値が
参照されることを保証している。この例では、レジスタ
の書込み予約は工つの汎用レジスタのみか、その他特定
のレジスタ群（全レジスタを含む）を指定可能である。

［発明が解決しようとする課題］ 従来のデータ処理装置のパイプライン処理機構では上述
の如く、命令デコードステージで一度に処理される命令
コード中に書換えを行う２つの任意のレジスタが指定さ
れる場合、全レジスタの書込み予約を行うか、あるいは
２つの任意の書き込みレジスタを一度に予約できるよう
にハードウェアを追加する必要があり、構成の複雑化、
ハードウェア両の増大を招来している。

本発明は、上述の如くハードウェアの追加をする事なく
、２つの任意のレジスタの書込み予約を行い得るデータ
処理装置の提供を目的とする。

［課題を解決するための手段］ 本発明のデータ処理装置は、命令デコードステージがオ
ペランドの書き込みを行う第１及び第２のレジスタ指定
フィールドをもつ命令を処理する場合、第１のレジスタ
指定フィールドの情報を含む第１の単位処理コードと、
第２のレジスタ指定フィールドの情報を含む第２の単位
処理コードとを生成する。更に、アドレス計算ステージ
でレジスタ予約処理のみの指示情報を有するパイプライ
ン処理単位を吸収して一つの単位処理コードにする。

Ｙ作用］ 本発明のデータ処理装置では、１つの命令デコド単位の
命令コード中に書き込みを行うレジスタ指定フィールド
を２つ含む命令コードに対してデコードを行う場合、命
令デコードステージにおいて、まず第１のレジスタの予
約情報を含む第１のデコード結果が出力され、次に第２
のレジスタの予約情報を含む第２のデコード結果が出力
されてそれぞれについて一つずつのレジスタ予約が行わ
れる。更に、アドレス計算ステージにおける第１のデコ
ード結果に対する処理結果は次ステージ以後へは出力さ
れず、第２のデコード結果に対する処理結果のみが次ス
テージ以降のステージへ出力される。

［発明の実施例コ 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）１本発明のデータ処理装置の命令フォーマント」
本発明のデータ処理装置の命令は１６ビツト単位で可変
長となっており、奇数バイト長の命令は使用しない。

本発明のデータ処理装置では高頻度命令を短いフォーマ
ントとする目的で特に工夫された命令フォーマット体系
を有する。例えば、２オペランド命令に関しては基本的
に“４バイト＋拡張部”の構成を有して総てのアドレッ
シングモードが利用可能な一般形フオーマットと、使用
頻度の高い命令及びアドレッシングモードのみが使用可
能な短縮形フォーマットの２つのフォーマットとがある
。

本発明のデータ処理装置の命令フォーマント中に現われ
る記号の意味は次の通りである。

：オペレーションコードが入る部分 ＃：リテラルまたは即値が入る部分 Ｅａ：８ビｙ　Ｉ・の−船形のアドレッシングモードで
オペランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモドでオペラ
ンドを指定する部分 Ｒｎ；レジスタ上のオペランドをレジスタ番号で指定す
る部分 フォーマットは、第３図に示す如く右側が１、ＳＢ側で
且つ高いアドレスになっている。アドレスＮとアドレス
Ｎ＋１の２バイトを見ないと命令フォーマットが判別で
きないようになっているが、これは前述の如く、命令が
必ず１６ビツト（２ハイド）単位でフェッチ及びデコー
ドされることを前提としているためである。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのＥａまたはｓｈの拡張部は必ず
そのＥａまたはｓｈの基本部を含むハーフワードの直後
に位置される。これは、命令により暗黙に指定される即
値データあるいは命令の拡張部に優先する。従って、４
バイト以上の命令では、Ｅａの拡張部によって命令のオ
ペレーションコードが分断される場合がある。

また後述する如く、多段間接モードによってＥａの拡張
部に更に拡張部が付く場合にも、次の命令オペレーショ
ンコードよりもそちらの方が優先される。例えば、第１
ハーフワードにＥａｌを含み、第２ハーフワードにＥａ
２を含み、第３ハーフワドまである６ハイト命令の場合
を考える。Ｅａｌに多段間接モードを使用したため、普
通の拡張部の他に多段間接モードの拡張部も付くものと
すると、実際の命令ビットパターンは、命令の第１ハー
フワード（Ｅａｌの基本部を含む）、　Ｅａｌの拡張部
、Ｅａｌの多段間接モード拡張部、命令の第２ハーフワ
ード（Ｅａ２の基本部を含む）、　Ｅａｌの拡張部、命
令の第３ハーフワードの順となる。

（］、、１）　　ｒ短縮形２オペランド命令」第４図か
ら第７図は２オペランド命令の短縮形フォーマントを示
す模式図である。

第４図はメモリーレジスタ間演算命令のフォーマントを
示す模式図である。このフォーマットには、ソースオペ
ランド側がメモリとなるＬ−ｆｏｒｍａｔと、デスティ
ネーションオペランド側がメモリとなるＳ−ｆｏｒｍａ
ｔとがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フィールドを、Ｒｎはデスティネーションオペランドの
レジスタの指定フィールドを、ＲＲはｓｈのオペランド
サイズの指定をそれぞれ表す。レジスタ上に位置された
デスティネーションオペランドのサイズは３２ビツトに
固定されている。レジスタ側とメモリ側とのサイズが異
なり、ソース側のサイズが小さい場合に符号拡張が行な
われる。

Ｓ−ｆｏｒｍａｔでは、ｓｈはデスティネーションオペ
ランドの指定フィールドを、Ｒｎはソースオペランドの
レジスタ指定フィールドを、ＲＲはｓｈのオペランドサ
イズの指定をそれぞれ表す。レジスタ上に位置されたソ
ースオペランドのサイズは３２ビツトに固定されている
。レジスタ側とメモリ側とのサイズが異なり、ソース側
のサイズが大きい場合にオーバフローした部分の切捨て
とオーバフローチエツクが行なわれる。

第５図はレジスターレジスフ間演算命令のフォーマット
（Ｒ−ｆｏｒｍａ　ｔ）を示す模式図である。Ｒｎはデ
スティネーションレジスタの指定フィールド、Ｒｍはソ
ースレジスタの指定フィールドである。オペランドサイ
ズは３２ビツトのみである。

第６図はリテラル−メモリ間演算命令のフォーマツ）　
（Ｑ−ｆｏｒｍａｔ）を示す模式図である。問はディス
ティネーションオペランドサイズの指定フィルド、＃Ｉ
＃はリテラルによるソースオペランドの指定フィールド
、ｓｈはデスティネーションオペランドの指定フィール
ドである。

第７図は即値−メモリ間演算命令のフォーマント（１−
ｆｏｒｍａｔ）を示す模式図である。ＭＭはオペランド
サイズの指定フィールド（ソース、ディスティネーショ
ンで共通）　、ｓｈはデスティネーションオペランドの
指定フィールドである。Ｌ−ｆｏｒｍａｔの即値のサイ
ズはデスティネーション側のオペランドのサイズと共通
に８．１６．３２ビツトとなり、ゼロ拡張及び符号拡張
は行なわれない。

（１，２）　　ｒ−船形１オペランド命令」第８図は１
オペランド命令の一膜形フオーマツ）　（Ｇｌ−ｆｏｒ
ｍａｔ）を示す模式図である。問はオペランドサイズの
指定フィールドである。一部のＧ１ｆｏｒｖｎａｔ命令
では、Ｅａの拡張部以外にも拡張部がある。また、聞を
使用しない命令もある。

（１，３）　　ｒ−船形２オペランド命令」第９図から
第１１図は２オペランド命令の一膜形フオーマットを示
す模式図である。このフォーマントに含まれるのは、８
ビツトで指定する一膜形アドレッシングモードのオペラ
ンドが最大２つ存在する命令である。オペランドの総数
自体は３つ以上になる場合がある。

第９図は第１オペランドがメモリ読み出しを必要とする
命令のフォーマット（Ｇ−ｆｏｒｍａｔ）を示す模式図
である。ＥａＭはデスティネーションオペランドの指定
フィールド、財はデスティネーションオペランドサイズ
の指定フィールド、ＥａＲはソースオペランド指定フィ
ールド、ＲＲはソースオペランドサイズの指定フィール
ドである。一部のＧ−ｆｏｒｍａｔ命令では、Ｅａ台あ
るいはＥａＲの拡張部以外にも拡張部がある。

第１０図は第１オペランドが８ビツト即値の命令のフォ
ーマント（Ｅ−ｆｏｒｍａｔ）を示す模式図である。

ＥａＭはデスティネーションオペランドの指定フィール
ド、聞はデスティネーションオペランドサイズの指定フ
ィールド、＃ト・・はソースオペランド値である。

Ｅ−ｆｏｒｍａｔとＩ−ｆｏｒｍａｔとは機能的には類
似しているが、考え方の点では大き←違っている。具体
的には、Ｅ−ｆｏｒｍａｔはあくまでも２オペランド−
膜形（Ｇ−ｆｏｒｍａｔ）の派生形であり、ソースオペ
ランドのサイズが８ビツト固定、ディスティネーション
オペランドのサイズが８　／１６／３２ビットからの選
択となっている。つまり、Ｅ−ｆｏｒｍａｔは異種サイ
ズ間の演算を前提とし、デスティネーションオペランド
のサイズに合わせて８ビツトのソースオペランドがゼロ
拡張または符号拡張される。一方、Ｉ−ｆｏｒｍａｔは
、特に転送命令及び比較命令で頻度の多い即値のパター
ンを短縮形にしたものであり、ソースオペランドとディ
スティネーションオペランドのサイズが等しい。

第１１図は、第１オペランドがアドレス計算のみの命令
のフォーマット（ＧＡ−ｆｏｒｍａｔ）を示す模式図で
ある。ＥａＷはデスティネーションオペラントの指定フ
ィールド、開はデスティネーションオペランドサイズの
指定フィールド、ＥａＡはソースオペランドの指定フィ
ールドである。ソースオペランドとしては実行アドレス
の計算結果自体が使用される。

第１２図は、ショートブランチ命令のフォーマントを示
す模式図である。ｃｃｃｃはブランチ条件指定フィール
ド、ｄｉｓｐ：８はジャンプ先との変位指定フィールド
であり、本発明のデータ処理装置では８ビツトで変位を
指定する場合には、ビソトバクンでの指定値を２倍して
変位値とする。

（１，４）　　ｒアドレッシングモード」本発明のデー
タ処理装置のアドレソシングモド指定方法には、レジス
タを含めて６ビツトで指定する短縮形と、８ビツトで指
定する一般形とがある。

未定義のアドレッシングモードが指定された場合、ある
いは意味的に考えて明らかに不適当なアドレッシングモ
ードの組み合わせが指定された場合には、未定義命令が
実行された場合同様に予約命令例外が発生され、例外処
理が起動される。

これに該当するのは、デスティネーションが即値モード
の場合、アドレス計算を伴うべきアドレッシングモード
指定フィールドで即値モードを使用した場合等である。

フォーマントの図中で使われる記号の意味は次の通りで
ある。

Ｒｎ：レジスタ指定 ｍｅｍ　ＥＡ　：　ＥＡで示されるアドレスのメモリ内
容（Ｓｈ）：６ヒツトの短縮形アドレッシングモードで
の指定方法 （Ｅａ）　　：８ヒツトの一般形アドレッシングモード
での指定方法 フォーマットの図において破線にて囲繞された部分は拡
張部を示す。

（１，４，１）　　ｒ基本アドレッシングモード」本発
明のデータ処理装置は様々なアドレノシングモードをサ
ポートする。それらの内、本発明のデータ処理装置でサ
ポートする基本アドレッシングモードには、レジスタ直
接モード、レジスタ間接モード、レジスタ相対間接モー
ド、即値モード、絶対モード、ＰＣ（プログラムカウン
ク）相対間接モード、スタックポツプモード及びスタッ
クブツシュモードがある。

レジスタ直接モードはレジスタの内容をそのま末オペラ
ンドとする。フォーマノ１〜の模式図を第１３図に示す
。Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードはレジスタの内容をアドレスとする
メモリの内容をオペランドとする。フォマノトの模式図
を第１４図に示す。Ｒｎは汎用レジスタの番号を示す。

レジスタ相対間接モードはディスプレースメント値が１
６ビノトであるか３２ビツトであるかにより２種類があ
る。それぞれ、レジスタの内容に１６ビソトまたは３２
ビツトのディスプレースメント値を加えた値をアドレス
とするメモリの内容をオペランドとする。フォーマット
の模式図を第１５図に示す。Ｒｎは汎用レジスタの番号
を示す。ｄｉｓｐ　：　１６とｄｉｓｐ　：　３２とは
それぞれ各々１６ビツトのディスプレースメント値また
は３２ビツトのディスプレースメント値を示す。ディス
プレースメント値は符号イ］きとして扱う。

即値モードは命令コード中で指定されるビットパターン
をそのまま２進数と見なしてオペランドとする。フォー
マットの模式図を第１６図に示す。

ｉｍｍ−ｄａｔａは即値を示す。ｉｍｍ−ｄａｔａのサ
イズは、オペランドサイズとして命令中で指定される。

絶対モードはアドレス値が１６ビツトで示されるか３２
ビツトで示されるかにより２種類ある。それぞれ、命令
コード中で指定される１６ビソトまたは３２ヒツトのビ
ットパターンをアドレスとするメモリの内容をオペラン
ドとする。フォーマットの模式図を第１７図に示す。ａ
ｂｓ：１６とａｂｓ：３２とはそれぞれ１６ビソトまた
は３２ビツトのアドレス値を示す。

ａｂｓ：１６でアドレスが示される時は指定されたアド
レス値を３２ビツトに符号拡張する。

ＰＣ相対間接モードはディスプレースメント値がｊ６ビ
ノトか３２ビツトかにより２種類ある。それぞれ、プロ
グラムカウンタの内容に１６ビ、１・または３２ビツト
のディスブレースメン１−値を加えた値をアドレスとす
るメモリの内容をオペランドとする６フオーマノトの模
式図を第１８図に示す。ｄｉｓｐ　：　１６とｄｉｓｐ
　：　３２とはそれぞれ１６ビノトのディスプレースメ
ント値または３２ビツトのディスプレースメント値を示
す。ディスプレースメント値は符号イ」きとして扱う。

ＰＣ相対間接モードにおいて、参照されるプログラムカ
ウンタの値はそのオペランドを含む命令の先頭アドレス
である。多段間接アドレッシングモードにおいてプログ
ラムカウンタの値が参照される場合にも、同しように命
令の先頭のアドレスをＰＣ相対の基準値として使用する
。

スタックポツプモードはスタックポインタ（Ｓ１１）の
内容をアドレスとするメモリの内容をオペランドとする
。オペランドアクセス後、スタックポインタをオペラン
ドサイズだ番ノインクリメントする。

例えば、３２ビツトデータを扱う場合には、オペランド
アクセス後にＳＰが＋４だけ更新（インクリメント）さ
れる。Ｂ、Ｈのサイズのオペランドに対するスタックポ
ツプモードの指定も可能であり、それぞれＳＰが＋１．
＋２だけ更新（インクリメント）される。フォーマット
の模式図を第１９図に示す。オペランドに対しスタック
ポツプモー１′が意味を持たないものに関しては予約命
令例外が発生される。

具体的に予約命令例外となるのは、ｗｒｉｔｅオペラン
ド、　ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランド
に対するスタックポツプモード指定である。

スタックブツシュモードはスタックポインタの内容をオ
ペランドサイズだリゾクリメン１−シた内容をアドレス
とするメモリの内容をオペランドとする。スタックブツ
シュモードでは、オペランドアクセス前にスタックポイ
ンタがデクリメントされる。例えば、３２ビツトデータ
を扱う場合には、オペランドアクセス前にＳＰが−４だ
け更新（デクリメント）される。Ｂ、Ｈのサイズのオペ
ランドに対するスタックブツシュモードの指定も可能で
あり、それぞれＳＰが−１，−２だけ更新（デクリメン
＋１　される。フォーマットの模式図を第２０図に示す
。オペランドに対してスタックブツシュモードが意味を
持たないものに関しては、予約命令例外が発生される。

具体的に予約命令例外となるのは、ｒｅａｄオペランド
、ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉ　ｔｅオペランドに
対すスタックブツシュモード指定である。

（］、、４．２）　　ｒ多段間接アドレッシングモード
」如何に複雑なアドレッシングも、基本的には加算と間
接参照の組み合わせに分解される。従って、加算と間接
参照のオペレーションをアドレッシングのプリミティブ
として与えておき、それを任意に組み合わせることがで
きれば、如何なる複雑なアドレッシングモードをも実現
可能となる。本発明のデータ処理装置の多段間接アドレ
ノソングモードはこの様な考え方に基づいたアドレノソ
ングモードである。複雑なアドレッシングモードはモジ
ュール間のデータ参照あるいはＡＩ　（人工知能）言語
の処理系に特に有用である。

多段間接アドレッシングモードを指定する場合、基本ア
ドレッシングモード指定フィールドでは、レジスタベー
ス多段間接モート、ＰＣヘース多多量間接モード絶対ヘ
ース多段間接モードの３種類の指定方法の内のいずれか
１つを指定する。

レジスタベース多段間接モートはレジスタの値を拡張す
る多段間接アドレッシングのベース値とするアドレッシ
ングモードである。フォーマントの模式図を第２１図に
示す。Ｒｎは汎用レジスタの番号を示す。

ＰＣヘース多段間接モードはプログラムカウンタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。ツメ−マントの模式図を第２
２図に示す。

絶対ヘース多段間接モードはゼロを拡張する多段間接ア
ドレッシングのベース値とするアドレッシングモードで
ある。フォーマツ１−の模式図を第２３図に示す。

拡張する多段間接モード指定フィールドは１６ビツトを
単位としており、これを任意回反復する。

１段の多段間接モードにより、ディスブレースメントの
加算、インデクスレジスタのスケーリング（ＸＩ、　Ｘ
２．　Ｘ４．　Ｘ８）と加算、メモリの間接参照を行な
う。多段間接モードのフォーマットの模式図を第２４図
に示す。各フィールドは以下に示す意味を持つ。

Ｅ−０：多段間接モード継続 Ｅ−１ニアドレス計算終了 ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄ■−０：メモリ間接参照なし ｔｍｐ＋ｄｉｓｐ＋Ｒｘ＊５ｃａｌｅ＝＝＞ｔｍｐＩ−
１：メモリ間接参照あり ｍｅｍｔｍｐ＋ｄｉｓｐ十Ｒｘ＊５ｃａｌｅ＝＝＞１．
ｍｐＭ＝０　　：　　＜Ｒｘ＞をインデクスとして使用
ト１　：特殊なインデクス ＜Ｒｘ＞−〇　　　インデクス値を加算しない　　（Ｒ
ｘ＝０） 〈Ｒｘ〉−１プログラムカウンタをイ ンデクス値として使用 （Ｒｘ＝ＰＣ） ＜Ｒｘ＞＝２−　　ｒｅｓｅｒｖｅｄ Ｄ−０：多段間接モード中の４ビツトのフィルドｄ４の
値を４倍してディスブレースメント値とし、これを加算
する ｄ４は符号付きとして扱い、オペラン ドのサイズとは関係なく必ず４倍して 使用する Ｄ＝１：多段間接モードの拡張部で指定されたｄｉｓｐ
ｘ　（１６／３２ピッ日をディスブレースメント値とし
、これを加算する 拡張部のサイズはｄ４フィールドで指 定する ｄ４＝ｏ００１　　　ｄ：ｓｐｘは１６ビソトｄ４＝ｏ
ｏ１０　　　ｄｉｓｐｘは３２ビットｘｘ；インデクス
のスケール（ｓｃａｌｅ＝１／２／４／８）プログラム
カウンタに対してｘ　２＋　×４＋　×８のスケーリン
グを行なった場合には、その段の処理終了後の中間値（
ｔｍｐ）　として不定値が入る。この多段間接モードに
よってＩＭられる実効アドレスは予測できない値となる
が、例外は発生しない。プログラムカウンタに対するス
ケーリングの指定は行なってはいけない。

多段間接モードによる命令フォーマントのハリニージョ
ンを第２５図、第２６図に示す。

第２５図は、多段間接モートが継続するか終了するかの
バリエーションを示す。

第２６図は、ディスブレースメン１−のサイズのバリエ
ーションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコドを発生できなければならないからで
ある。このため、フォーマット上では任意の段数が可能
になっている。

（１，５）　　ｒ例外処理」 本発明のデータ処理装置はソフトウェア負荷の軽減のた
め豊富な例外処理機能を有する。本発明のデータ処理装
置では、例外処理は命令処理を再実行するものく例外）
、命令処理を完了するもの（トラップ）及び割込の３種
類に分けて名称をつけている。また本発明のデータ処理
装置では、この３種の例外処理とシステム障害とを総称
してＢＩＴと称する。

（２）「機能ブロックの構成」 第２図は本発明のデータ処理装置の構成を示すブロック
図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部１０１．命令デコード部１０２、　
ＰＣ計算部１０３．オペランドアドレス計算部１０４マ
イクロＲＯＭ部１０５．データ演算部１０６．外部ハス
インターフェイス部１０７に分かれる。

第２図では、その他にＣＰＵ外部にアドレスを出力する
ためのアドレス出力回路１０８と、ＣＰＩＩ外部とデー
タを入出力するためのデータ入出力回路１０９とを他の
機能ブロック部と分けて示した。

（２，１）　　ｒ命令フェッチ部」 命令フェッチ部１０１にはブランチバッファ、命令キュ
ーとその制御部等があり、次にフェッチずべき命令のア
ドレスを決定してブランチバッファあるいはＣＰＵ外部
のメモリから命令をフェッチする。またブランチバッフ
ァへの命令登録をも行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特願昭６１−２０２０４１号で詳しく述べられている
。

次にフェッチすべき命令のアドレスは、命令キューに入
力すべき命令のアドレスとして専用のカウンタにて計算
される。分岐あるいはジャンプが発生した場合には、新
たな命令のアドレスがＰＣδ１算部１０３あるいはデー
タ演算部１０６から転送されてくる。

ＣＰｕ外部のメモリから命令をフェッチする場合は、外
部バスインターフェイス部１０７を通して、フェッチす
べき命令のアドレスをアドレス出力回路１０８からＣＰ
ｕ外部へ出力し、データ入出力回路１０９から命令コー
トをフェッチする。そして、ハソファリングした命令コ
ードの内、次にデコードすべき命令コードを命令デコー
ド部１０２に出力する。

（２，２）　　ｒ命令デコード部」 命令デコード部１０２では、基本的には１６ビツト（ハ
ーフワード）単位で命令コードをデコードする。このブ
ロックには第１ハーフワードに含まれるオペレーション
コードをデコードするＦＨ−デコーダ、第２．第３ハー
フワードに含まれるオペレーションコードをデコードす
るＮＦＩＩＷデコーダ、アドレッシングモードをデコー
ドするアドレッシングモードデコーダが含まれる。これ
らＰＩＩＷデコーダ、ＮＦ）ｔＷデコーダ、アドレッシ
ングモードデコーダを纏めて第１デコーダという。

ＦＨＷデコーダあるいはＮＦＨＷデコーダの出力を更に
デコードして、マイクロＲＯＭのエントリアドレスを計
算する第２デコーダ、条件分岐命令の分岐予測を行う分
岐予測機構、オペランドアドレス計算の際のパイプライ
ンコンフリクトをチエツクするアドレス計算コンフリク
トチエツク機構も含まれる。

命令デコード部１０２は命令フェッチ部１０１から入力
された命令コードを２クロツク（１ステツプ）につきθ
〜６バイトずつデコードする。デコード結果の内、デー
タ演算部′１．０６での演算に関する情報がマイクロＲ
ＯＭ部１０５に、オペランドアドレス計算に関係する情
報がオペランドアドレス計算部１０４に、ｐｃ計算に関
係する情報がｐｃ計算部１０３にそれぞれ出力される。

（２，３）　　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部１０５には、主にデータ演算部１０６
を制御するマイクロプログラムが格納されているマイク
ロＲＡＭ　、マイクロシーケンサ、マイクロ命令デコー
ダ等が含まれる。マイクロ命令はマイクロＲＯＭから２
クロツク（１ステツプ）に１度読出される。マイクロシ
ーケンサはマイクロプログラムで示されるシーケンス処
理の他に、例外、割込及びトラップ（この３つを合わせ
てＥｌ↑と称する）の処理をハードウェア的に受付ける
。またマイクロＲＯＭ部１０５はストアハソフプの管理
も行う。マイクロＲＯＭ部１０５には命令コードに依存
しない割込みあるいは演算実行結果によるフラッグ情報
と、第２デコーダの出力等の命令デコード部の出力が入
力される。マイクロデコーダの出力は主にデータ演算部
１０６に対して出力されるが、ジャンプ命令の実行によ
る他の先行処理中止情報等の一部の情報は他のブロック
へも出力される。

（２，４）　　ｒオペランドアドレス引算部」オペラン
ドアドレス計算部１０４は命令デコード部１０２のアド
レスデコーダ等から出力されたオペランドアドレス計算
に関係する情報によりハードワイヤード制御される。こ
のブロックではオペランドのアドレス計算に関するほと
んどの処理が行われる。メモリ間接アドレシングのため
のメモリアクセスのアドレス及びオペランドアドレスが
メモリにマツプされたＩ１０領域に入るか否かのチエツ
クも行われる。

アドレス計算結果は外部バスインターフェイス部１０７
に送られる。アドレス計算に必要な汎用レジスタ及びプ
ログラムカウンタの値はデータ演算部より人力される。

メモリ間接アドレッシングを行う際は外部バスインター
フェイス部１０７を通してアドレス出力回路１０８から
ＣＰＵ外部へ参照すべきメモリアドレスを出力し、デー
タ入出力部１０９から入力された間接アドレス値を命令
デコード部１０２を通してフェッチする。

（２，５）　　ｒＰＣ計算部」 ｐｃ計算部１０３は命令デコード部１０２から出力され
るＰＣ計算に関係する情報によりハードワイヤドに制御
され、命令のｐｃ値を割算する。本発明のデータ処理装
置は可変長命令セントを有しており、命令をデコードし
なければその命令の長さが判らない。このため、ＰＣ計
算部１０３は命令デコード部１０２から出力される命令
長をデコード中の命令のｐｃ値に加算することにより次
の命令のｐｃ値を作り出す。また、命令デコード部１０
２が分岐命令をデコードしてデコード段階での分岐を指
示した場合は、命令長の代わりに分岐変位を分岐命令の
ｐｃ値に加算することにより分岐先命令のｐｃ値を計算
する。分岐命令に対して命令デコード段階で分岐を行う
ことを本発明のデータ処理装置ではプリブランチと称す
る。

このプリブランチの手法については特願昭６１２０４５
００号及び特願昭６１−２００５５７号で詳しく述べら
れている。

ｐｃ計算部１０３の計算結果は各命令のｐｃ値として命
令のデコード結果と共に出力される他、プリブランチ時
には、次にデコードすべき命令のアドレスとして命令フ
ェッチ部１０１へ出力される。また、次に命令デコード
部１０２でデコードされる命令の分岐予測のためのアド
レスにも使用される。

分岐予測の手法については特願昭６２−８３９４号で詳
しく述べられている。

（２，６）　　ｒデータ演算部」 データ演算部１０６はマイクロプログラムにより制御さ
れ、マイクロＲＯＭ部１０５の出力情報に従って各命令
の機能を実現するに必要な演算をレジスタと演算器で実
行する。演算対象となるオペランドがアドレスあるいは
即値である場合は、オペランドアドレス計算部オペラン
ドアドレス計算部１０４で計算されたアドレスあるいは
即値を外部ハスインクフェイス部１０７を通過さゼで得
る。また、演算対象となるオペランドがＣＰＵ外部のメ
モリにある場合は、アドレス計算部１０４で計算された
アトレスをバスインクフェイス部がアドレス出力回路１
０Ｂから出力して、ＣＰＵ外部のメモリからフェッチし
たオペランドをデータ入出力回路］０９がら得る。

演算器としてはＡＬＵ、バレルシフタ、プライオリティ
エンコーダあるいはカウンタ、シフトレジスタなどがあ
る。レジスタと主な演算器の間は３ハスで結合されてお
り、１つのレジスタ間演算を指示する１マイクロ命令を
２クロツク（１ステツプ）で処理する。

データ演算時にＣＰＵ外部のメモリをアクセスする必要
がある場合は、マイクロプログラムの指示により外部バ
スインターフェイス部１０７を通してアドレス出力回路
１０８からアドレスをＣＰＵ外部に出力し、データ入出
力回路１０９を通して目的のデータをフェッチする。

ＣＰＵ外部のメモリにデータをストアする場合は、外部
バスインターフェイス部１０７を通してアドレス出力回
路１０８よりアドレスを出力すると同時に、データ入出
力回路１０９からデータをＣＰＵ外部に出力する。オペ
ランドストアを効率的に行うため、データ演算部１０６
には４バイトのストアバッファが備えられている。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部１０６が得た場合は、これ
を命令フェッチ部１０１とＰＣ計算部１０３へ出力する
。

（２，７）　　ｒ外部バスインターフェイス部」外部バ
スインターフェイス部１０７は本発明のデータ処理装置
の外部バスでの通信を制御する。メモリのアクセスはす
べてクロック同期で行われ、最小２クロンクサイクル（
１ステツプ）で行うことができる。

メモリに対するアクセス要求は命令フェッチ部１０１、
オペランドアドレス計算部１０４及びデータ演算部１０
６から独立に生じる。外部バスインターフェイス部１０
７はこれらのメモリアクセス要求を調停する。更にメモ
リとｃＰＵとを結ぶデータバスサイズである３２ビツト
（１ワード）の整置境界を跨ぐメモリ番地にあるデータ
のアクセスは、このブロック内で自動的にワード境界を
跨くことを検知して２回のメモリアクセスに分解して行
う。

ブリフェッチするオペランドとストアするオペランドと
が重なる場合のコンフリクト防止処理及びストアオペラ
ンドからフェッチオペランドへのバイパス処理も行う。

（３）「パイプライン機構」 本発明のデータ処理装置のパイプライン処理機能は第１
図に模式的に示される如くである。

命令のブリフェッチを行う命令フェッチステージ（ＩＰ
ステージ）２０１．命令のデコードを行うデコードステ
ージ（Ｄステージ）２０２．オペランドのアドレス計算
を行うオペランドアドレス計算ステージ（Ａステージ）
２０３．マイクロＲＯＭアクセス（特にＲステージ２０
６と呼ぶ）を行う部分とオペランドのブリフェッチ（特
にＯＦステージ２０７と称す）を行う部分とからなるオ
ペランドフエ’７チステージ（Ｆステージ）２０４．命
令を実行する実行ステージ（Ｅステージ）２０５の５段
構成をパイプライン処理の基本とする。

Ｅステージ２０５では１段のストアバソファがある他、
高機能命令の一部は命令の実行自体をパイプライン化す
るため、実際には５段以上のパイプライン処理効果があ
る。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロック（１ステツプ
）で行うことができる。従って理想的には２クロツク（
１ステツプ）毎に次々とパイプライン処理が進行する。

本発明のデータ処理装置には、メモリーメモリ間演算あ
るいはメモリ間接アドレッシング等の如く１回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行える様に設計され
ている。複数のメモリオペランドを持つ命令に対しては
メモリオペランドの数に基づいてデコード段階で複数の
パイプライン処理単位（ステップコード）に分解してパ
イプライン処理を行う。

パイプライン処理単位の分解方法に関しては特願昭６１
−２３６４５６号で詳しく述べられている。

ＩＦステージ２０１からＤステージ２０２に渡される情
報は、命令コート２１１そのものである。Ｄステジ２０
２からＡステージ２０３に渡される情報は、命令で指定
された演算に関するもの（Ｄコード２１２と称す）と、
オペランドのアドレス計算に関係するもの（へコード２
１３と称す）との２つがある。

Ａステージ２０３からＦステージ２０４に渡される情報
はマイクロプログラムのエントリアドレスあるいはマイ
クロプログラムのパラメータ等を含むＲコード２１４と
、オペランドのアドレスとアクセス方法指示情報等を含
むＦコード２１５との２つである。

Ｆステージ２０４からＥステージ２０５に渡される情報
は、演算制御情報とリテラル等を含むＥコード２１６と
、オペランドあるいはオペランドアドレス等を含むＳコ
ード２１７との２つである。

Ｂステージ２０５以外のステージで検出されたＥＩＴは
、そのコードがＥステージ２０５に到達する迄はＢＩＴ
処理を起動しない。Ｅステージ２０５で処理されている
命令のみが実行段階の命令であり、ＩＦステージ２０１
からＦステージ２０４までの間で処理されている命令は
まだ実行段階に至っていないからである。従って、Ｅス
テージ２０５以外で検出されたＢＩＴは、それが検出さ
れたことがステップコード中に記録されて次のステージ
に伝えられるのみである。

（３，１）　　ｒパイプライン処理単位」（３，１，１
）　　ｒ命令コードフィールドの分類」本発明のデータ
処理装置のパイプライン処理単位は命令セントのフォー
マットの特徴を利用して決定されている。

＋１１節で述べた如く、本発明のデータ処理装置の命令
は２バイト単位の可変長命令であり、基本的には″２バ
イトの命令基本部＋０〜４バイトのアドレシング拡張部
”を１〜３回反復することにより命令が構成されている
。

命令基本部には多くの場合、オペレーションコード部と
アドレッシングモード指定部とがあり、インデノクスア
ドレシノングあるいはメモリ間接アドレッシングが必要
な場合にはアドレッシング拡張部の代わりに“２ハイド
の多段間接モード指定部＋０〜４ハイドのアドレッシン
グ拡張部”が任意間付く。また、命令により２または４
ハイドの命令固有の拡張部が最後に付く。

命令基本部には命令のオペレーションコード、基本アド
レッシングモード、リテラルなどが含まれる。アドレッ
シング拡張部はディスプレースメント、絶対アドレス、
即値、分岐命令の変位のいずれかである。命令固有の拡
張部にはレジスタマツプ、Ｉ−ｆｏｒｍａｔ命令の即値
指定等がある。第２７図は、本発明のデータ処理装置の
基本的命令フォーマットの特徴を示す模式図である。

（３，１，２）　　ｒステップコードへの命令の分解」
本発明のデータ処理装置では、上記の命令フォーマット
の特徴を生かしたパイプライン処理を行う。

Ｄステージ２０２でば“２バイトの命令基本部→−０〜
４ハイドのアドレッシング拡張部”、“多段間接モード
指定部子アドレッシング拡張部”又は命令固有の拡張部
を１つのデコード単位として処理する。各回のデコード
結果をステップコードと称し、Ａステージ２０３以降で
はこのステップコードをパイプライン処理の単位として
いる。ステソプコドの数は命令毎に固有であり、多段間
接モード指定を行わない場合は、１つの命令は最小１個
、最大３個のステップコードに分かれる。多段間接モー
ド指定が行われた場合はそれだけステソプコドが増加す
る。但し、これは後で述べる様にデコード段階のみであ
る。

（３，１，３）　　ｒプログラムカウンタの管理」本発
明のデータ処理装置のパイプライン上に存在するステッ
プコードは全て別命令に対するものである可能性があり
、このためプログラムカウンタの値はステップコード毎
に管理される。全てのステップコードは、そのステップ
コードのもとになった命令のプログラムカウンタ値を有
する。ステップコードに付属してパイプラインの各ステ
ジを流れるプログラムカウンタ値はステッププログラム
カウンタ（ｓｐｃ）　　と称する。ｓＰｃはパイプライ
ンステージ間を次々と受は渡されていく。

（３，２）　　ｒ各パイプラインステージの処理」各パ
イプラインステージの人出カステップコードには第１図
に示したように便宜上名前が付けられている。また、ス
テップコードはオペレーションコードに関する処理を行
い、マイクロプログラムのエントリアドレス及びＥステ
ージ２０５に対するパラメータなどになる系列とＥステ
ージ２０５のマイクロ命令に対するオペランドになる系
列との２系列がある。

（３，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ）２０１は命令をメモリあ
るいはブランチバッファからフェッチして命令キュー３
０１に入力し、Ｄステージ２０２に対して命令コードを
出力する。命令キューの入力は整置された４ハイド単位
で行う。メモリがら命令をフェッチする場合は、整置さ
れた４ハイドにつき最小２クロック（１ステツプ）を要
する。ブランチバッファがヒツトした場合は、整置され
た４バイトにつき１クロツクでフェッチ可能である。

命令キューの出力単位ば２ハイド毎に可変であり、２ク
ロツクの間に最大６ハイトまで出力できる。

また、分岐の直後には命令キューをバイパスして命令基
本部２バイトを直接命令デコーダに転送することも可能
である。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先の命令のアドレスの管理や命令キューの
制御もＩＦステージ２０１で行う。

ＩＦステージ２０１で検出するＢＩＴには、命令をメモ
リからフェッチする際のバスアクセス例外あるいはメモ
リ保護違反などによるアドレス変換例外がある。

（３，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）２ｏ２はＩＦステージ２０
１から入力された命令コードをデコードする。デコード
は命令デコード部１０２のＦＩＩＷデコーダ、ＮＦＩＩ
−デコーダ及びアドレッシングモードデコーダを合わせ
た第１デコーダ１５を使用して、２クロツク（１ステツ
プ）単位に１度行ない、１回のデコード処理でＯ〜６バ
イトの命令コードを消費する（ＲＥＴ命令の復帰先アド
レスを含むステップコードの出力処理などでは命令コー
ドを消費しない）。

１回のデコードでＡステージ２０３に対してアドレス計
算情報としてのＡコード２１３である制御コードとアド
レス修飾情報と、オペレーションコードの中間デコード
結果としてのＤコード２１２である制御コードと８ビツ
トのリテラル情報とを出力する。この際、デコーダ結果
の一部は中間コード１６としてランチ回路１７にラッチ
される。このラッチ回路１７にラッチされた中間コード
１６は再度第１デコーダ１５に与えられる。

Ｄステージ２０２では、各命令のＰＣ計算部１０３の制
御、分岐予測処理、プリブランチ命令に対するプリブラ
ンチ処理、命令キューからの命令コード出力処理をも行
う。

Ｄステージ２０２で検出するＥＩＴには、予約命令例外
及びプリブランチ時の奇数アドレスジャンプトラップが
ある。また、ＩＰステージ２０１より転送されてきた各
種Ｅ■Ｔはステップコード内にエンコードする処理をし
てＡステージ２０３に転送する。

（３，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（へステージ）２０
３は処理機能が大きく２つに分かれる。１つは命令デコ
ード部１０２の第２デコーダを使用してオペレーション
コードの後段デコードを行う処理で、他方はオペランド
アドレス計算部１０４でオペランドアドレスの計算を行
う処理である。

オペレーションコードの後段デコード処理はＤコード２
１２を入力とし、レジスタ、メモリの書込み予約及びマ
イクロプログラムのエントリアドレスとマイクロプログ
ラムに対するパラメータなどを含むＲコード２１４の出
力を行う。なお、レジスタあるいはメモリの書込み予約
はレジスタ書込み予約部１８により行われるが、アドレ
ス計算で参照したレジスタやメモリの内容がパイプライ
ン上を先行する命令で書換えられることにより誤ったア
ドレス計算が行われるのを防ぐためのものである。

レジスタあるいはメモリの書込み予約はデッドロックを
避けるため、ステップコード毎ではなく命余録に行う。

レジスタ及びメモリへの書込み予約については特願昭６
２−１４４３９４号で詳しく述べられている。

オペランドアドレス計算処理はＡコード２１３を入力と
し、Ａコード２１３に従いオペランドアドレス計算部１
０４で加算あるいはメモリ間接参照を組み合わせてアド
レス計算を行い、その計算結果をＦコード２１５として
出力する。この際、アドレス計算に伴うレジスタ及びメ
モリの読み出し時にコンフリクトチエツクを行い、先行
命令がレジスタあるいはメモリに書込み処理を終了して
いないためコンフリクトが指示されれば、先行命令がＥ
ステージ２０５で書込み処理を終了するまで待つ。また
、オペランドアドレス及びメモリ間接参照のアドレスが
メモリにマツプされたＩ１０領域に入るが否かのチエツ
クも行う。

Ａステージ２０３で検出するＢＩＴには予約命令例外、
特権命令例外、ハスアクセス例外、アドレス変換例外、
メモリ間接アドレッシングの時のオペランドブレイクポ
イントヒントによるデバソグトラソブがある。Ｄコード
２１２又はＡコード２１３自体がＥＩＴを起こしたこと
を示していれば、Ａステージ２０３はそのコードに対し
てアドレス計算処理をせず、そのＥＩＴをＲコード２１
４及びＦコード２１５に伝える。

（３，２，４）　　ｒマイクロＲＯＭアクセスステージ
」オペランドフェッチステージ（Ｆステージ）２ｏ４も
処理が大きく２つに分かれる。一方はマイクロＲＯＭの
アクセス処理であり、特にＲステージ２０６と称する。

他方はオペランドプリフェッチ処理であり、特にＯＦス
テージ２０７と称する。Ｒステージ２０６とＯＦステー
ジ２０７とは必ずしも同時に動作するわけではなく、メ
モリアクセス権が獲得できるが否が等に依存して独立に
動作する。

Ｒステージ２０６の処理であるマイクロＲＯＭアクセス
処理は、Ｒコード２１４に対して次のＥステージ２０５
での実行に使用する実行制御コードであるＥコード２１
６を生成するためのマイクロＲＯＭアクセスとマイクロ
命令デコード処理である。１つのＲコード２１４に対す
る処理が２つ以上のマイクロプログラムステップに分解
される場合、マイクロＲＯＭはＥステージ２０５で使用
され、次のＲコード２１４はマイクロＲＯＭアクセス待
ちになる。Ｒニド２１４に対するマイクロＲＯＭアクセ
スが行われるのは、その前のＥステージ２０５での最後
のマイクロ命令実行の時である。本発明のデータ処理装
置では、はとんどの基本命令は１マイクロプログラムス
テ、プで行われるため、実際にはＲコート２１４に対す
るマイクロＲＯＭアクセスが次りと行われることが多い
。

Ｒステージ２０６で新たに検出するＢＩＴはない。

Ｒコード２１４が命令処理再実行型のＥＩＴを示してい
る時は、その旧Ｔ処理に対するマイクロプログラムが実
行されるので、Ｒステージ２０６はそのＲコード２１４
に従ったマイクロ命令をフェッチする。

Ｒコード２１４が奇数アドレスジャンプトラップを示し
ている場合、Ｒステージ２０６はそれをＥコド２１６に
よって伝える。これはプリブランチに対するもので、Ｅ
ステージ２０５ではそのＥコード２１６で分岐が生じな
ければそのプリブランチを有効として奇数アドレスジャ
ンプトラップを発生ずる。

（３，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）２０７はＦ
ステージ２０４で行う上記の２つの処理の内のオペラン
ドプリフェッチ処理を行う。

オペランドプリフェッチはＦコード２１５を入力とし、
フェッチしたオペランドとそのアドレスをＳコード２１
７として出力する。１つのＦコード２１５ではワード境
界を跨いでも良いが４ハイド以下のオペランドフェッチ
を指定する。Ｆコード２１５にはオペランドのアクセス
を行うか否かの指定も含まれており、Ａステージ２０３
で計算したオペランドアドレス自体あるいは即値をＥス
テージ２０５に転送する場合にはオペランドプリフェッ
チは行わず、Ｆコード２１５の内容をＳコード２１７と
して転送する。プリフェッチしようとするオペランドと
、Ｅステージ２０５が書込み処理を行おうとするオペラ
ンドとが一致する場合は、オペランドプリフェッチはメ
モリから行わずバイパスして行う。また、Ｔ１０領域に
対してはオペランドプリフェッチを遅延させ、先行命令
がすべて完了するまで待ってオペランドフェッチを行う
。

叶ステージ２０７で検出されるＨＩＴには、ハスアクセ
ス例外、アドレス変換例外、オペランドプリフェッチに
対するブレイクポイントヒノ１−によるデバッグトラン
プがある。Ｆコード２１５がデバッグトランプ以外のＢ
ＩＴを示している時は、それをＳコード２１７に転送し
、オペランドプリフェッチは行わない。Ｆコード２１５
がデバッグトランプを示している時は、そのＦコード２
１５に対してＥＩＴを示していない場合と同じ処理をす
ると共にデバッグトランプをＳコード２１７に伝える。

（３，２，６）　　ｒ実行ステージｊ 実行ステージ（Ｅステージ）２０５ばＥコード２１６及
びＳコード２１７を入力として動作する。このＥステー
ジ２０５が命令を実行するステージであり、Ｆステージ
２０４以前のステージで行われた処理は全てＥステージ
２０５のための前処理である。Ｅステージ２０５でジャ
ンプ命令が実行されたり、あるいはＢＩＴ処理が起動さ
れたりした場合は、ＩＦステジ２０１からＦステージ２
０４までの処理は全て無効化される。Ｅステージ２０５
はマイクロプログラムにより制御され、Ｒコード２１４
に示されたマイクロプログラムのエントリアドレスから
の一連のマイクロプログラムを実行することにより命令
を実行する。

マイクロＲＯＭの読み出しとマイクロ命令の実行とはパ
イプライン化されて行われる。従ってマイクロプログラ
ムで分岐が起きた場合は、１マイクロステツプの空きが
できる。また、Ｅステージ２０５はデータ演算部１０６
にあるストアバッファを利用して、４バイト以内のオペ
ランドストアと次のマイクロ命令実行をパイプライン処
理することもできる。

Ｅステージ２０５では、Ａステージ２０３で行ったレジ
スタ及びメモリに対する書込み予約をオペランドの書込
み後に解除する。

また、条件分岐命令がＥステージ２０５で分岐を発した
場合は、その条件分岐命令に対する分岐予測が誤ってい
たのであるから、分岐履歴の書換えを行う。

Ｅステージ２０５で検出されるＢＩＴ　には、ハスアク
セス例外、アドレス変換例外、デバッグ１−ランプ、奇
数アドレスジャンプトラップ、予約機能例外、不正オペ
ランド例外、予約スタックフォーマント例外、ゼロ除算
トラップ、無条件トラップ、条件トラップ、遅延コンテ
キス１−トラップ、外部割込、遅延割込、リセット割込
、システム障害がある。

Ｅステージ２０５で検出されたＢＩＴは全てＢＩＴ処理
されるが、Ｅステージ以前のＩＦステージ２０１からＦ
ステージ２０４の間で検出され、Ｒコード２１４あるい
はＳコード２１７に反映されているＢＩＴは必すしもＥ
Ｉ丁処理されるとは限らない。ＩＰステージ２０］から
Ｆステージ２０４の間で検出されたが、先行の命令がＥ
ステージ２０５でジャンプ命令が実行されたなどの原因
でＥステージ２０５まで到達しなかったＢＩＴは全てキ
ャンセルされる。そのＢＩＴを起こした命令はそもそも
実行されなかったことになる。

外部割込及び遅延割込は命令の切れ目でＥステジ２０５
に直接受は付けられ、マイクロプログラムにより必要な
処理が実行される。その他の各種ＥＩＴの処理はマイク
ロプログラムにより行われる。

（３，３１ｒ各パイプラインステージの状態制御」パイ
プラインの各ステージは入力ランチと出力ラッチとを有
し、他のステージとは独立に動作することを基本とする
。各ステージは１つ前に行った処理が終わり、その処理
結果を出力ラッチから次のステージの入力ランチに転送
し、自分のステージの入力ランチに次の処理に必要な入
力信号がすべて揃えば次の処理を開始する。

つまり各ステージは、１つ前段のステージから出力され
てくる次の処理に対する入力信号が全て有効となり、今
の処理結果を後段のステージの入力ランチに転送して出
力ランチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が全て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち状態（入力待ち
）になる。出力ラッチから次のステージの入力ランチへ
の転送を行う場合には次のステージの入力ランチが空き
状態になっている必要があり、次のステージの入力ラン
チが空きでない場合もパイプラインステージは待ち状態
（出力待ち）になる。必要なメモリアクセス権が獲得で
きなかったり、処理しているメモリアクセスにウェイト
が挿入されたり、その他のパイプラインコンフリクトが
生しると各ステージの処理自体が遅延する。

（３，４）　　ｒレジスクコンフリクトチェソク」本発
明のデータ処理装置では次のようにしてレジスタのコン
フリクトによる誤動作を回避している。

本発明のデータ処理装置では、処理中のステップコード
を含めて各ステップコードに対応させて１６ビツトのフ
ラグを設けている。これら１６ビノトのフラグは１６個
の汎用レジスタにそれぞれ対応している。

Ａステージ２０３では、オペランドアドレスの計算の結
果、実行ステージ２０５まで処理が進んだ際に書換えを
行う可能性のあるレジスタに関して書込み予約を行う。

１回の書込み予約処理では、任意の１つの汎用レジスタ
、全汎用レジスタ、　ＲＯＲ４，ＳＰ、ＳＰとＦＰ　（
フレームポインタ）の５通りの書込み予約が可能である
。書込み予約処理により書込む可（資）性のあるレジス
タに夕４応するフラグが“１”にセットされる。このフ
ラグ群がステップコートの転送に同期して転送される。

実行ステージ２０５でレジスタへの書込み処理が終了す
るとフラグは“０″にクリアされる。

アドレス計算時にレジスタを参照する場合は、参照する
レジスタに対するフラグ群が“０”になっているか否か
をチエツクする。この処理がレジスタコンフリクトチエ
ツク処理である。

参照しようとするレジスタに対するフラグが“１”であ
るならば、先行するステップコードの処理により参照す
べきレジスタの値が書換えられる可能性があることを示
しており、コンフリクトが起こっていることが示される
。参照しようとするレジスタに対するフラグが”０”で
あるならば、先行するステップコードの処理により参照
すべきレジスタの値が書換わらないことを保証しており
、アドレス計算においてレジスタの参照が可能となる。

Ａステージ２０３はレジスタに関してコンフリクトが生
していることが検出された場合には、コンフリクトが解
消されるまでこのステージでの処理の開始を遅らセる。

（３，５）　　ｒＭＵＬＸ、　ＤＩＶＸ命令の処理」Ｍ
ＵＬＸ、　ＤＩＶＸ命令は多倍長演算命令である。これ
らの命令のビット割り付けを第２８図に示す。

ＭＵＬＸ、　ＤＩＶＸ命令はアドレシノジングモードで
多段間接モードが用いられなければ、３つのステップコ
ードに分解さた」二でパイプライン処理される。

演算結果は命令コード中の第２ハーフワード（３３と３
４）内の２つの書込みレジスタ指定フィールドで示され
るレジスタ（デスティネーション指定がメモリの場合は
レジスタとメモリ〉に格納される。

第２９図のフローチャートに本発明の特徴を表すＡステ
ージ２０３での処理手順を示す。

Ａステージ２０３ではステージ内で処理するために必要
なりコード２１２．　Ａコード２１３が入カラノチに揃
うまで待機状態となり、両コードが揃うと処理を始める
。

レジスタ書込み予約部１８はアドレス計算コンフリクト
のチエツクを行い、コンフリクトが生じればＡステージ
２０３での処理をやりなおす。コンフリクトが生しない
場合（もしくは解消された場合）は、Ａコード２１３の
指示によりアドレスδ１算を行ってＦコード２１５を生
成する。

一方、Ｄコード２１２をＤステージ２０２から入力して
第２デコーダで命令デコード処理を行ってＲコード２１
４を生成する。Ｄコード２１２内にレジスタ書込み予約
の情報が含まれていれば、レジスタ書込み予約部１８で
解析してレジスタ書込み予約を行う。

Ａステージ２０３で生成したＲコード２１４．　Ｆコー
ド２１５を出力するかしないかの判定を行い、出力する
場合はＦステージ２０４の入カラソチが空いているかど
うか否かを見て、空いていれば入力ラソチヘＲコード２
１４．　Ｆコード２１５を転送して処理を終了する。出
力しないと判定した場合はＲコード２１４またはＦコー
ド２１５が無効であることを指示する信号を次のステー
ジへ出力し、Ｆステージ２０４の入力ラノチには取込ま
せない。

以下の説明では、ソースとしてメモリを、デスティネー
ションとしてレジスタをそれぞれ用いる場合のＭＩＩＬ
Ｘ命令の処理について述べる。ただし、多段間接モード
は用いられていないものとする。

各ステップコードにおける処理の概要を以下に示す。

第１ステップコード：ソースオペランドのアドレスを計
算し、メモ リからオペランドをフ エッチし、ワーキング レジスタに待避させる。

第２ステップコード：１つ目のレジスタの書込み予約を
行う。

第３ステンブコード：デスティネーションオペランドの
レジスタを 指定し、拡張乗算命令 の指示を行い、演算終 １後レジスタ予約を解 除する。

なお第３ステツプコードについては、デスティネーショ
ンオペランドのアドレシソシングモードがレジスタ直接
モードである時を考えているので、２つ目の書込みレジ
スタの予約を含んでいる。

まず、第１ステツプコードに関する処理について、各ス
テージでの処理を示す第３０図（ａｌのフローチャート
を参照して説明する。

Ｄステージ２０２は命令コードの第１ハーフワード（３
１と３２）を取込み、デコードする。そして、第１ステ
ツプコードを示すＤコード２１２とＡコード２１３とを
Ａステージ２０３へ転送する。Ａステジ２０３ではＤコ
ード２１２を入力として２段目のデコード処理を行い、
Ｒコード２１４を生成しＦステージ２０４へ転送する。

また、Ａコード２１３の指示によりソースオペランドの
アドレス計算を行い、計算結果のアドレス情報をＦコー
ド２１５としてＦステージ２０４へ転送する。Ｆステー
ジ２０４ではＲコード２１４を入力としてマイクロ命令
の読出し及びマイクロ命令のデコードを行い、Ｅコード
２１６を生成してＥステージ２０５へ転送する。また、
Ｆコード２１５の指示によりオペランドをフェッチし、
フェッチしたオペランドをＳコード２１７としてＥステ
ージ２０５へ転送する。Ｅステージ２０５ではＥコード
２１６の指示によりＳコード２１７中のソースオペラン
ドの値ををワーキングレジスタに待避させる。

次に、第２ステツプコードに関する処理について、各ス
テージでの処理を示す第３０図（ｂｌのフローチャート
を参照して説明する。

Ｄステージ２０２は命令コードの第２ハーフワード（３
３と３４）を取り込み、デコードを行う。この時に、レ
ジスタ（フィールド３３で示されるレジスタ）の書込み
予約の情報を持っＤコード２１２を第２ステツプコード
としてＡステージ２０３へ転送する。デコード結果の一
部は中間コード１６としてＤステージ２０２内のランチ
回路１７に保持されている。

またアドレッシングモードデコーダの入力側及びＤコー
ド２１２．　Ａコード２１３を生成するためのフィール
ド切出し部の入力側にはランチが設けてあり、オペレー
ションコードの内の第３ステンプコードの生成に必要な
情報が保持されている。Ａステージ２０３では転送され
てきたＤコード２１２の指示により、拡張乗算命令実行
結果の上位桁（ＤＩＶＸ命令の場合は拡張除算命令実行
結果の剰余）を格納するレジスタの書込み予約を行う。

この際、Ａステージ２０３からＦステージ２０４へのＲ
コード２１４の出力については、第２デコーダによるデ
コードの結果、出力しないと判断してＲコード２１４の
無効を指示する信号をＦステージ２０４へ出力し、Ｆス
テージ２０４の大カラソチにはＲコード２１４を取込ま
せない。従って第２のステップコードはＡステージ２０
３で吸収された形となる。

最後に、第３のステップコードに関する処理について、
各ステージでの処理を示す第３０図ＦＣ＋のフローチャ
ートを参照して説明する。

Ｄステージ２０２ではＩＦステージ２０１から命令コー
ド２１１の取込みは行わず、ラッチ１７に保持しておい
た中間コード１６をデコードし、アドレッシングモード
デコーダもラッチの内容を用いてデコードし、各フィー
ルドの切出しもラッチの内容を用いて処理し、第３ステ
ツプコードを示すＤコード２１２及びＡコード２１３を
生成してＡステージ２０３へ転送する。Ａステージ２０
３では、Ｄコード２１２を入力として２段目のデコード
処理を行い、デスティネーションレジスタ指定の情報を
有するＲコード２１４を生成してＦステージ２０４へ転
送する。

更にＡステージ２０３では、拡張乗算命令実行結果の下
位桁（ＤＩＶＸ命令の場合は拡張除算命令実行結果の商
）を格納するレジスタの書込み予約を行う。

Ｆステージ２０４はＲコード２１４を入力としてマイク
ロ命令の読出し及びマイクロ命令のデコードを行ってＥ
コード２２６を生成し、Ｅステージ２０５へ転送する。

Ｅステージ２０５はＥコード２１６の指示により拡張乗
算命令を実行する。演算実行結果はデスティネーション
で指定された２つのレジスタに格納され、レジスタの書
込み予約が解除される。

以上、デスティネーションオペランドのアドレシノシン
グモードがレジスタ直接モードの場合について述べた。

これに対してオペランドがメモリ上にある場合には、第
３ステンブコードでレジスタの書き込み予約を行う必要
がないので第２ステツプコードを生成する必要はないが
、ハードウェア上の処理を簡略化する目的で、レジスタ
直接モードの場合と同様に第２．第３ステツプコードと
も生成される。また、多段間接モードが用いられた場合
には指定された段数骨だけＤステージ２０２でステップ
コードが生成される。

このように本発明のデータ処理装置では１回のデコード
処理対象となる命令基本部の中に書込みを行う汎用レジ
スタ指定が２つある場合、各レジスタの書込み予約情報
を含む２つのステップコードがＤステージ２０２で生成
され、Ａステージ２０３で各レジスタの書き込み予約が
行われる。また、Ａステージ２０３ではＥステージ２０
５で処理されるステップコードの削減を計るため、予約
のみを行うステップコードは吸収されて、ステソプコー
ドとしでは出力されない。これは、１つのステップコー
ドに対してＥステージ２０５が長時間処理を行う場合（
？１ｔｌＬ等を実行中の場合）に有効である。

［発明の勿Ｊ果］ 以−４二に説明した如く本発明のデータ処理装置によれ
ば、多倍長演算命令のように１つの命令デコド処理単位
となる命令コード中に２つの書込みレジスタ指定フィー
ルドが含まれている場合は、それぞれのレジスタ指定フ
ィールドを含むステップコードに分けることにより２つ
のレジスフ書き込み予約処理を別々のパイプライン処理
単位として実行しているので、レジスタ予約のためのデ
コダを２つ設ける必要がないというハードウェア削減の
効果があり、更にオペランドアドレス計算ステージにお
いてレジスタの書込み予約のみを行うステップコードは
吸収されるため、実行ステージで処理されるステップコ
ードの数が削減され、これによりステップコードが実行
ステージを占有する時間が削減されるため、データ処理
が高速化される。

【図面の簡単な説明】

第１図は本発明を適用したデータ処理装置のパイプライ
ン処理機構の構成を示すブロック図、第２図は本発明の
データ処理装置の構成を示すブロック図、第３図〜第２
７図は本発明のデータ処理装置の命令フォーマットを示
す模式図、第２８図はＭＵＬＸ、　ＤＩＶＸ命令の命令
ビット割付を示す模式図、第２９図はＡステージの動作
手順を示すフローチャート、第３０図は多倍長演算命令
実行の各ステップコードの各ステージでの処理手頃を示
すフローチャト、第３１図は従来のパイプライン処理機
構の構成を示すブロック図である。 １５・・・デコーダ　　１６・・・中間コード　　１８
・・・レジスタ書込み予約部　１０２・・・命令デコー
ド部　１０４・・オペランドアドレス計算部　１０６・
・・データ演算部　２０２・・・命令デコードステージ
　２０３・・・オペランドアドレス計算ステージ　２０
５・・・命令実行ステジ なお、各図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、命令をデコードする命令デコードステージを含む複
   数のステージにより命令をパイプライン処理する機構を
   備えたデータ処理装置において、 前記命令デコードステージは、オペランドの書き込みを
   行うための第１及び第２のレジスタ指定フィールドを有
   する命令を、前記第１のレジスタ指定フィールドの情報
   を含む第１の単位処理コードと、前記第２のレジスタ指
   定フィールドの情報を含む第２の単位処理コードとにデ
   コードする手段を備えたことを特徴とするデータ処理装
   置。 ２、命令をデコードする命令デコードステージと、オペ
   ランドアドレスを計算するオペランドアドレス計算ステ
   ージと、命令を実行する命令実行ステージとを含む複数
   のステージにより命令をパイプライン処理する機構を備
   えたデータ処理装置において、 前記オペランドアドレス計算ステージで制御され、前記
   命令実行ステージでの命令実行時に書換えられる可能性
   のあるレジスタを前記オペランドアドレス計算ステージ
   でのアドレス計算時に参照することを禁止するためのレ
   ジスタ書き込み予約を行うレジスタ書き込み予約手段と
   、 前記命令デコードステージで制御され、１つの命令を前
   記レジスタ書き込み予約手段への指示情報を含む第１の
   前段単位処理コードと第２の前段単位処理コードを含む
   複数の前段単位処理コードにデコードするデコード手段
   と、 前記オペランドアドレス計算ステージで制御され、前記
   第１の前段単位処理コードと前記第２の前段単位処理コ
   ードとを処理して１つの後段単位処理コードを出力する
   手段と を備えたことを特徴とするデータ処理装置。