JPH012156A - 不揮発性メモリ用のデ−タ保持制御装置 - Google Patents
不揮発性メモリ用のデ−タ保持制御装置Info
- Publication number
- JPH012156A JPH012156A JP62-158536A JP15853687A JPH012156A JP H012156 A JPH012156 A JP H012156A JP 15853687 A JP15853687 A JP 15853687A JP H012156 A JPH012156 A JP H012156A
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- JP
- Japan
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- signal
- memory
- value
- data
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、不揮発性メモリへデータを書込んだり読出し
たりするＭ扉装置において、予期しない電源遮断が生じ
た場合に、書込み途中のデータであっても前記メモリへ
正しく書込んでから処理を終るか、所定のデータまでの
書込みを行ない、以後の不安定なデータの書込みは中断
して正しいデータのみを記憶するようにするかして、書
込みデータの不安状態を除去するようにしている。
たりするＭ扉装置において、予期しない電源遮断が生じ
た場合に、書込み途中のデータであっても前記メモリへ
正しく書込んでから処理を終るか、所定のデータまでの
書込みを行ない、以後の不安定なデータの書込みは中断
して正しいデータのみを記憶するようにするかして、書
込みデータの不安状態を除去するようにしている。
本発明は不揮発性メモリ用のデータ保持制御装置、特に
不測の電源遮断が生じた場合に書込み中のデータを区切
りのよい点まで破壊せずに不揮発性メモリ内に記憶する
ことが可能なデータ保持制御装置に関するものである。
不測の電源遮断が生じた場合に書込み中のデータを区切
りのよい点まで破壊せずに不揮発性メモリ内に記憶する
ことが可能なデータ保持制御装置に関するものである。
外部から供給される電源が遮断された場合であっても、
装置内のバンクアップ電源（バッテリー）によって記憶
されたデータを保持しておくことが可能な不揮発性メモ
リは周知である。従来技術による該不揮発性メモリの制
御装置においては。
装置内のバンクアップ電源（バッテリー）によって記憶
されたデータを保持しておくことが可能な不揮発性メモ
リは周知である。従来技術による該不揮発性メモリの制
御装置においては。
メモリデータを保護するために、メモリへ供給されてい
る外部電源電圧を、電圧監視装置によって常時監視して
いて、前記電圧の降下が所定シーケンス以外で所定値以
下になった際に、その状態を検出してメモリ素子に対す
るチップ選択信号をオフしたり書込み可能信号をオフし
たりして、メモリデータが破壊されないように制御して
いた。
る外部電源電圧を、電圧監視装置によって常時監視して
いて、前記電圧の降下が所定シーケンス以外で所定値以
下になった際に、その状態を検出してメモリ素子に対す
るチップ選択信号をオフしたり書込み可能信号をオフし
たりして、メモリデータが破壊されないように制御して
いた。
しかしなから、上記従来方式による不揮発性メモリの制
御装置においては５通常の所定電源遮断シーケンス以外
の原因による外部電源電圧降下の検出によって発生され
る検出信号と、メモリへのデータとを制御する制御信号
とは、タイミング関係において直接関連がなく、シたが
ってメモリのチップ選択信号または書込み可能信号は、
前記検出信号によってオフにされ、制御信号とは時間的
なタイミングにおいて関連せずに制御されてしまう。し
たがって、不測の電源遮断時にメモリへの書込みが行な
われているような場合、書込みパルスの幅が不安定とな
ってしまい、その結果、メモリに書込まれるデータも中
途半ばなものになっていた。
御装置においては５通常の所定電源遮断シーケンス以外
の原因による外部電源電圧降下の検出によって発生され
る検出信号と、メモリへのデータとを制御する制御信号
とは、タイミング関係において直接関連がなく、シたが
ってメモリのチップ選択信号または書込み可能信号は、
前記検出信号によってオフにされ、制御信号とは時間的
なタイミングにおいて関連せずに制御されてしまう。し
たがって、不測の電源遮断時にメモリへの書込みが行な
われているような場合、書込みパルスの幅が不安定とな
ってしまい、その結果、メモリに書込まれるデータも中
途半ばなものになっていた。
一方、このように不安定な状態でメモリに書込まれたデ
ータは、外部からの供給電源が復旧した際に、それが記
憶されているアドレスから続出されると一般的にはエラ
ー検出符号により、エラーとして検出されるようになっ
ている。しかし、読出されたデータが、前記エラー検出
符号に対して本来の正しい検出を誤らせるような相関関
係で書込まれていると、正しいデータであると見なされ
てしまい、エラーデータとしては検出されないことにな
ってしまう。
ータは、外部からの供給電源が復旧した際に、それが記
憶されているアドレスから続出されると一般的にはエラ
ー検出符号により、エラーとして検出されるようになっ
ている。しかし、読出されたデータが、前記エラー検出
符号に対して本来の正しい検出を誤らせるような相関関
係で書込まれていると、正しいデータであると見なされ
てしまい、エラーデータとしては検出されないことにな
ってしまう。
更に、メモリへの書込み途中の情報がデータでなく１例
えばフラグ情報であったりポインタなどの特殊な性質を
有する情報であるような場合には。
えばフラグ情報であったりポインタなどの特殊な性質を
有する情報であるような場合には。
後で読出された該情報は単に読出しエラーとなるばかり
でなく、前記フラグ情報あるいはポインタにより指定さ
れるべきメモリ領域内のデータ全部がエラー、あるいは
特定範囲のメモリ領域がエラーとなったり、使用不能に
なってしまう場合もあった。
でなく、前記フラグ情報あるいはポインタにより指定さ
れるべきメモリ領域内のデータ全部がエラー、あるいは
特定範囲のメモリ領域がエラーとなったり、使用不能に
なってしまう場合もあった。
本発明は上記のような問題点を解決する。第１図は本発
明の基本構成図である。不揮発性メモリの制御手段に印
加される低直流電源が安定的に供給されている時に第１
の値をとり、不測の電ａ遮断が生じた時に第２の値をと
る第１の信号（ＰＷＲＤＹ０）を発生する電源制御回路
（１）が存在し、前記第１の信号の第２の値をシステム
クロックに同期化すると共に、前記第１の信号を遅延さ
せることによって得られる第２の信号（ＰＷＲＤＹ１）
の第２の値との時間幅との関係から第３の信号（ＰＷＤ
ＯＷＮ）を発生し、該信号の立下りでメモリ書込み可能
信号を遮断するようにしたメモリ制御遮断回路（２）が
存在し、前記第３の信号発生後に、外部からの供給電源
が遮断されて前記低直流電源が所定の値に低下した際に
第１の値から第２の値に変化する第４の信号（ＰＷＯＦ
Ｆ）を発生する電圧監視回路が存在し、不測の電源遮断
時に前記第３の信号の立下りで前記書込み可能信号を遮
断することによってゲート回路（４）を介して、書込み
中のデータが適正な位置までメモリに記憶されるよう制
御される。
明の基本構成図である。不揮発性メモリの制御手段に印
加される低直流電源が安定的に供給されている時に第１
の値をとり、不測の電ａ遮断が生じた時に第２の値をと
る第１の信号（ＰＷＲＤＹ０）を発生する電源制御回路
（１）が存在し、前記第１の信号の第２の値をシステム
クロックに同期化すると共に、前記第１の信号を遅延さ
せることによって得られる第２の信号（ＰＷＲＤＹ１）
の第２の値との時間幅との関係から第３の信号（ＰＷＤ
ＯＷＮ）を発生し、該信号の立下りでメモリ書込み可能
信号を遮断するようにしたメモリ制御遮断回路（２）が
存在し、前記第３の信号発生後に、外部からの供給電源
が遮断されて前記低直流電源が所定の値に低下した際に
第１の値から第２の値に変化する第４の信号（ＰＷＯＦ
Ｆ）を発生する電圧監視回路が存在し、不測の電源遮断
時に前記第３の信号の立下りで前記書込み可能信号を遮
断することによってゲート回路（４）を介して、書込み
中のデータが適正な位置までメモリに記憶されるよう制
御される。
第１図において、前記電源制御回路（１）から発生され
る第１の信号（ＰＷＲＤＹ０）と、該信号を遅延して得
られる第２の信号（ＰＷＲＤＹ１）との間の第２の値（
立下り）の関係から、前記メモリ制御遮断回路（２）内
のフリップフロップ回路から発生される第３の信号（Ｐ
ＷＤＯＷＮ）を制御し、前記電圧監視回路（３）で検出
される第１の値から第２の値に変化する第４の信号（Ｐ
ＷＯＦＦ）が第２の値になる前に、前記第３の信号の立
下りまで書込み可能信号を保持し９次いで前記第４の信
号の第２の値（立下り）でシステムクロックをオフにし
て書込み中のデータを区切りのよい時点で遮断し、安定
した状態でデータをメモリに記憶可能にしている。
る第１の信号（ＰＷＲＤＹ０）と、該信号を遅延して得
られる第２の信号（ＰＷＲＤＹ１）との間の第２の値（
立下り）の関係から、前記メモリ制御遮断回路（２）内
のフリップフロップ回路から発生される第３の信号（Ｐ
ＷＤＯＷＮ）を制御し、前記電圧監視回路（３）で検出
される第１の値から第２の値に変化する第４の信号（Ｐ
ＷＯＦＦ）が第２の値になる前に、前記第３の信号の立
下りまで書込み可能信号を保持し９次いで前記第４の信
号の第２の値（立下り）でシステムクロックをオフにし
て書込み中のデータを区切りのよい時点で遮断し、安定
した状態でデータをメモリに記憶可能にしている。
第２図は本発明の実施例の＊置の構成、第３図は該装置
の各部から発生される各信号のタイミングを示す。
の各部から発生される各信号のタイミングを示す。
第２図において、１は電源制御回路であって外部ＡＣ電
源から高ＤＣ電源電圧を発生してから低ＤＣ電源電圧Ｖ
ｃｃおよびＰＷＲＤＹＯ信号を発生する。２はメモリ制
御遮断回路であって、該回路は、前記ＰＷＲＤＹＯ信号
を遅延装置１３を介して遅延して得られるＰＷＲＤＹＩ
信号を用い当該ＰＷＲＤＹＩ信号からＰＷＤＯＷＮ信号
を発生する第１および第２のフリツプフロツプからなる
電源遮断検出回路５と論理ゲート回路６とを有している
。３は電圧監視回路であって、外部ＡＣ’ＦｉｉＪが遮
断された際に低ＤＣ電源電圧が所定の値に低下する状態
を監視、検出する。７はデータバッファ、８はアンドゲ
ート回路、９はオープンコレクタ回路、１０は不揮発性
メモリ、１１はバンクアップ電源（パンテリ）、１２は
該バンクアップ電源によるバックアップ開城、１３は遅
延装置、工４はメモリ制御回路を示す。
源から高ＤＣ電源電圧を発生してから低ＤＣ電源電圧Ｖ
ｃｃおよびＰＷＲＤＹＯ信号を発生する。２はメモリ制
御遮断回路であって、該回路は、前記ＰＷＲＤＹＯ信号
を遅延装置１３を介して遅延して得られるＰＷＲＤＹＩ
信号を用い当該ＰＷＲＤＹＩ信号からＰＷＤＯＷＮ信号
を発生する第１および第２のフリツプフロツプからなる
電源遮断検出回路５と論理ゲート回路６とを有している
。３は電圧監視回路であって、外部ＡＣ’ＦｉｉＪが遮
断された際に低ＤＣ電源電圧が所定の値に低下する状態
を監視、検出する。７はデータバッファ、８はアンドゲ
ート回路、９はオープンコレクタ回路、１０は不揮発性
メモリ、１１はバンクアップ電源（パンテリ）、１２は
該バンクアップ電源によるバックアップ開城、１３は遅
延装置、工４はメモリ制御回路を示す。
なお、第４図は第２図の電源制御回路１の詳細図を示し
、第５図はメモリ制御遮断回路２の詳細図である。
、第５図はメモリ制御遮断回路２の詳細図である。
次に第２図のように構成された本発明の装置の動作を第
３図のタイミングを参照して説明する。
３図のタイミングを参照して説明する。
電源制御回路１において、ＡＣ電源（例えば２００ｖ）
からｉＤＣ電源電圧（例えば２５０Ｖ）を発生し、これ
を低ＤＣ電源電圧（例えば５ｖ）に低下させて出力する
と共に、ＰＷＲＤＹＯ信号を発生し、該信号を遅延装置
１３を介してＰＷＲＤＹｌを生成しこれをメモリ制御遮
断回路２内の前記遮断検出回路５へ与え、ＰＷＤＯＷＮ
信号を発生する。なお、ＰＷＲＤＹＯ信号は高ＤＣ電源
がある値に上ることによって低ＤＣ電源電圧Ｖｃｃが安
定すると発生され、予期しないＡＣ電源の遮断があった
際、多少遅れてオフになる。したがってＰＷＲＤＹｌ（
８号もＰＷＲＤＹＯからある時間遅れてオフになる。Ｐ
ＷＤＯＷＮ信号はＰＷＲＤＹＯとＰＷＲＤＹＩとの立下
りの関係から発生される信号であって、該信号の立下り
で、メモリ制御回路工４から発生されるチップ選択信号
ＣＳをオンからオフに制御するようにしている。チップ
選択信号ＣＳと該チップ選択信号をオフにするよ一４ニ うにメモリ制御遮断回路２から発生されるＣＵＴＣ８信
号とは、アンドゲート回路８を介してオープンコレクタ
回路９の一方の入力に与えられる。
からｉＤＣ電源電圧（例えば２５０Ｖ）を発生し、これ
を低ＤＣ電源電圧（例えば５ｖ）に低下させて出力する
と共に、ＰＷＲＤＹＯ信号を発生し、該信号を遅延装置
１３を介してＰＷＲＤＹｌを生成しこれをメモリ制御遮
断回路２内の前記遮断検出回路５へ与え、ＰＷＤＯＷＮ
信号を発生する。なお、ＰＷＲＤＹＯ信号は高ＤＣ電源
がある値に上ることによって低ＤＣ電源電圧Ｖｃｃが安
定すると発生され、予期しないＡＣ電源の遮断があった
際、多少遅れてオフになる。したがってＰＷＲＤＹｌ（
８号もＰＷＲＤＹＯからある時間遅れてオフになる。Ｐ
ＷＤＯＷＮ信号はＰＷＲＤＹＯとＰＷＲＤＹＩとの立下
りの関係から発生される信号であって、該信号の立下り
で、メモリ制御回路工４から発生されるチップ選択信号
ＣＳをオンからオフに制御するようにしている。チップ
選択信号ＣＳと該チップ選択信号をオフにするよ一４ニ うにメモリ制御遮断回路２から発生されるＣＵＴＣ８信
号とは、アンドゲート回路８を介してオープンコレクタ
回路９の一方の入力に与えられる。
該回路９の他方の入力は電圧監視回路３からの出力が与
えられるように接続されている。そして電圧監視回路３
は、ＡＣ電源が遮断されたり、Ｔ４＃電圧が所定以下の
値に低下したときに、他の回路が誤動作をし始める直前
の値５例えば低ＤＣ電源電圧が安定している状態を示す
５■から４．５■まで低下したときにオフ信号を出力す
るようにしておく、これによって、オープンコレクタ回
路９は入力がＯレベルである限り、その出力は安定して
いるので、その出力をプルアンプ抵抗Ｒを介してバック
アップ電１ｉ１ｔの電圧Ｖ。に接続しておくことによっ
て、ＰＷＯＦＦ後はメモリのチップ選択信号ｃｓ’をオ
フにする。
えられるように接続されている。そして電圧監視回路３
は、ＡＣ電源が遮断されたり、Ｔ４＃電圧が所定以下の
値に低下したときに、他の回路が誤動作をし始める直前
の値５例えば低ＤＣ電源電圧が安定している状態を示す
５■から４．５■まで低下したときにオフ信号を出力す
るようにしておく、これによって、オープンコレクタ回
路９は入力がＯレベルである限り、その出力は安定して
いるので、その出力をプルアンプ抵抗Ｒを介してバック
アップ電１ｉ１ｔの電圧Ｖ。に接続しておくことによっ
て、ＰＷＯＦＦ後はメモリのチップ選択信号ｃｓ’をオ
フにする。
チップ選択信号をオフにするＣＵＴＣ３信号は。
メモリリーフ単位でバラつきがあるのでその立上り時間
も変化するが、ＰＷＤＯＷＮ信号の立下りでオフにされ
る。一方メモリ書込み可能信号は。
も変化するが、ＰＷＤＯＷＮ信号の立下りでオフにされ
る。一方メモリ書込み可能信号は。
ＰＷＯＦＦ信号が所定値以下の値になる前にＣＵＴＣ３
信号により、メモリへのあるデータ書込み終了時点また
は次のデータの書込み前にオフにされ、データの不安定
な書込み、あるいはデータの破壊が生じることを防止す
る。このようにしてメモリに記憶された後にＰＷＯＦＦ
信号のオフによりシステムクロックも遮断される。
信号により、メモリへのあるデータ書込み終了時点また
は次のデータの書込み前にオフにされ、データの不安定
な書込み、あるいはデータの破壊が生じることを防止す
る。このようにしてメモリに記憶された後にＰＷＯＦＦ
信号のオフによりシステムクロックも遮断される。
Ｖｃｃがオフになった後は、バックアンプ電′ａ１１か
らの■。によりメモリの消費電力を最小にしてメモリを
バンクアンプする。言うまでもなく。
らの■。によりメモリの消費電力を最小にしてメモリを
バンクアンプする。言うまでもなく。
不測の電源遮断が生じない状態の下では、メモリ制御回
路１４からのチップ選択信号Ｃ８がアンドゲート回路８
やオーブンコレクタ回路９を介して。
路１４からのチップ選択信号Ｃ８がアンドゲート回路８
やオーブンコレクタ回路９を介して。
上述のチップ選択信号Ｃ３′ とじて供給され、リード
／ライトが行われる。
／ライトが行われる。
なお、第４図に示すように、ＡＣｉｉ［遮断後の低ＤＣ
電源の保持時間は、高ＤＣｉｉｔｔＡおよび低ＤＣ電源
内の図示のコンデンサＣ＋ 、Ｃｔの容量の値によって
定められる。また２本発明の装置においてＰＷＲＤＹＯ
信号を所定時間（１）遅延させてＰＷＲＤＹＩ信号を生
成しているが、該遅延時間りはメモリへの書込み可能信
号を確保する時間であり、一方第５図のメモリ制御遮断
回路２における遅延は τ＝ （（ＦＦ−Ａ）＋ （ＦＦ−Ｂ）＋ （ＣＳオン
期間）＋ （ＦＦ−Ｃ）＋×（メモリサイクル時間） で求められる。但しメモリ群は１リーフであってインク
リープしていないものとする。
電源の保持時間は、高ＤＣｉｉｔｔＡおよび低ＤＣ電源
内の図示のコンデンサＣ＋ 、Ｃｔの容量の値によって
定められる。また２本発明の装置においてＰＷＲＤＹＯ
信号を所定時間（１）遅延させてＰＷＲＤＹＩ信号を生
成しているが、該遅延時間りはメモリへの書込み可能信
号を確保する時間であり、一方第５図のメモリ制御遮断
回路２における遅延は τ＝ （（ＦＦ−Ａ）＋ （ＦＦ−Ｂ）＋ （ＣＳオン
期間）＋ （ＦＦ−Ｃ）＋×（メモリサイクル時間） で求められる。但しメモリ群は１リーフであってインク
リープしていないものとする。
このようにしてＰＷＲＤＹＩ信号がオンされている限り
はチップ選択信号ｃｓ′はオンされており、ＰＷＲＤＹ
Ｉ信号がオフになるとｃｓ′はオフにされ、メモリへの
Ｒ／Ｗ動作は停止する。なお、実際にはＰＷＲＤＹＩ信
号によりＣＵＴＣ３信号が直ちにオフにされることによ
って、不都合な現象１例えばノイズが発生されることが
生じるが、この発生がないようにＰＷＲＤＹＩ信号とＣ
ＵＴＣ３信号との間に所定の遅延を持たせる。
はチップ選択信号ｃｓ′はオンされており、ＰＷＲＤＹ
Ｉ信号がオフになるとｃｓ′はオフにされ、メモリへの
Ｒ／Ｗ動作は停止する。なお、実際にはＰＷＲＤＹＩ信
号によりＣＵＴＣ３信号が直ちにオフにされることによ
って、不都合な現象１例えばノイズが発生されることが
生じるが、この発生がないようにＰＷＲＤＹＩ信号とＣ
ＵＴＣ３信号との間に所定の遅延を持たせる。
以上述べたように１本発明によれば該装置へ与えられる
ＡＣ電源が予期しない遮断を生じた際に。
ＡＣ電源が予期しない遮断を生じた際に。
該ＡＣ電源から得られる低直流電源電圧が所定値以下に
低下する前に、ｔＢ遮断検出信号の状態に応じて書込み
可能信号のオフ時点を適正に制御することによって、メ
モリへのデータの記憶を区切りのよい時点で遮断し、不
安定なデータの書込みを回避し、よって電源復旧後のエ
ラーデータの読出しが防止できる。
低下する前に、ｔＢ遮断検出信号の状態に応じて書込み
可能信号のオフ時点を適正に制御することによって、メ
モリへのデータの記憶を区切りのよい時点で遮断し、不
安定なデータの書込みを回避し、よって電源復旧後のエ
ラーデータの読出しが防止できる。
第１図は本発明による不揮発性メモリのデータ保持制御
装置の基本構成図、第２図は本発明の実施例の構成図、
第３図は第２図の装置の動作を説明するタイミング図、
第４図は第２図の電源制御回路の詳細図、および第５図
は第２図のメモリ制御遮断回路の詳細図をそれぞれ示す
。 図中、■は電源制御回路、２はメモリ制御遮断回路、３
は電圧監視回路をそれぞれ示す。 ＄５［Ｚｌ
装置の基本構成図、第２図は本発明の実施例の構成図、
第３図は第２図の装置の動作を説明するタイミング図、
第４図は第２図の電源制御回路の詳細図、および第５図
は第２図のメモリ制御遮断回路の詳細図をそれぞれ示す
。 図中、■は電源制御回路、２はメモリ制御遮断回路、３
は電圧監視回路をそれぞれ示す。 ＄５［Ｚｌ
Claims (1)
- 【特許請求の範囲】 不揮発性メモリの制御手段に印加される低直流電源が安
定的に供給されている時に第１の値をとり、不測の電源
遮断が生じた時に第２の値をとる第１の信号（ＰＷＲＤ
Ｙ０）を発生する電源制御回路（１）と、 前記第１の信号（ＰＷＲＤＹ０）の値を遅延させること
によって得られる第２の信号（ＰＷＲＤＹ１）の第２の
値との時間幅の関係から第３の信号（ＰＷＤＯＷＮ）を
発生し、該信号の立下りでメモリ書込み可能信号を遮断
するようにしたメモリ制御遮断回路（２）と、 前記第３の信号（ＰＷＤＯＷＮ）発生後において外部か
らの供給電源が遮断されたことに起因して前記低直流電
源の電圧が所定値に低下した際に、第１の値から第２の
値に変化する第４め信号（ＰＷＯＦＦ）を発生する電圧
監視回路（３）とを備え、不測の電源遮断時に前記第３
の信号の立下りで前記書込み可能信号を遮断することに
よってゲート回路（４）を介して書込み中のデータが適
正な位置までメモリに記憶されるように制御したことを
特徴とする不揮発性メモリ用のデータ保持制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158536A JP2996439B2 (ja) | 1987-06-25 | 1987-06-25 | 不揮発性メモリ用のデータ保持制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158536A JP2996439B2 (ja) | 1987-06-25 | 1987-06-25 | 不揮発性メモリ用のデータ保持制御装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPS642156A JPS642156A (en) | 1989-01-06 |
| JPH012156A true JPH012156A (ja) | 1989-01-06 |
| JP2996439B2 JP2996439B2 (ja) | 1999-12-27 |
Family
ID=15673862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62158536A Expired - Fee Related JP2996439B2 (ja) | 1987-06-25 | 1987-06-25 | 不揮発性メモリ用のデータ保持制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996439B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5568928B2 (ja) * | 2009-09-08 | 2014-08-13 | セイコーエプソン株式会社 | 記憶装置、基板、液体容器及びシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072012A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | メモリのバッテリバックアップ回路 |
| CH666644A5 (fr) * | 1985-07-04 | 1988-08-15 | Charmilles Technologies | Procede de positionnement d'une piece sur une machine-outil, dispositif pour sa mise en oeuvre et application de ce procede. |
-
1987
- 1987-06-25 JP JP62158536A patent/JP2996439B2/ja not_active Expired - Fee Related
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