JPH0121623B2 - - Google Patents
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- JPH0121623B2 JPH0121623B2 JP57172167A JP17216782A JPH0121623B2 JP H0121623 B2 JPH0121623 B2 JP H0121623B2 JP 57172167 A JP57172167 A JP 57172167A JP 17216782 A JP17216782 A JP 17216782A JP H0121623 B2 JPH0121623 B2 JP H0121623B2
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- JP
- Japan
- Prior art keywords
- logic blocks
- basic logic
- circuit
- basic
- unused
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/18—Manufacturability analysis or optimisation for manufacturability
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、マスタスライス集積回路の製造方法
に関し、特に複数の基本セル等の基本論理ブロツ
クを含む論理ブロツク、例えばマクロセルを用い
て作成されたブロツク回路図に基づきマスタスラ
イス集積回路、例えばゲードアレイLSIのマスク
パターン等の回路パターンを設計する方法に関す
る。
に関し、特に複数の基本セル等の基本論理ブロツ
クを含む論理ブロツク、例えばマクロセルを用い
て作成されたブロツク回路図に基づきマスタスラ
イス集積回路、例えばゲードアレイLSIのマスク
パターン等の回路パターンを設計する方法に関す
る。
(2) 技術の背景
ゲートアレイLSIにおいては、例えば各種のゲ
ート回路のような基本となるセル即ち基本セルに
よつて構成されるセルフアミリーを顧客に提示
し、顧客がこれらの基本セルを使用して作成した
論理回路に基づきマスクパターンを作成する。こ
の場合、多品種のゲートアレイLSIを作成する場
合等においては、部分的に共通な回路構成が用い
られることがある。この様な場合、複数の基本セ
ルよりなる共通部をマクロセルとして定義するこ
とにより設計作業の簡略化を計ることが可能とな
る。
ート回路のような基本となるセル即ち基本セルに
よつて構成されるセルフアミリーを顧客に提示
し、顧客がこれらの基本セルを使用して作成した
論理回路に基づきマスクパターンを作成する。こ
の場合、多品種のゲートアレイLSIを作成する場
合等においては、部分的に共通な回路構成が用い
られることがある。この様な場合、複数の基本セ
ルよりなる共通部をマクロセルとして定義するこ
とにより設計作業の簡略化を計ることが可能とな
る。
(3) 従来技術と問題点
第１図は、上述のマクロセルを用いて作成した
従来形の方法によるブロツク回路図である。同図
において、IN１ないしIN４は入力端子、OUT１
およびOUT２は出力端子、MC（Ａ）およびMC
（Ｂ）はそれぞれマクロセル、そしてＧ１はアン
ドゲートである。第１図のブロツク回路図におい
て、各マクロセルMC（Ａ）およびMC（Ｂ）はそ
れぞれ第２図ａおよびｂに示されるような構成を
有する。マクロセルMC（Ａ）は第２図ａに示す
ように、例えば３個のナンドゲートＧ２，Ｇ３，
Ｇ４および２個のアンドゲートＧ５およびＧ６に
よつて構成される。なおｉ１およびｉ２はマクロ
セルの入力端子であり、１および２はマクロ
セルの出力端子である。また、第１図におけるマ
クロセルMC（Ｂ）は第２図ｂに示すように、１
個の反転ゲートＧ７、１個のナンドゲートＧ８お
よび１個のアンドゲートＧ９によつて構成され
る。なお、第２図ａの場合と同様に、ｉ３および
ｉ４はマクロセルの入力端子であり、３はマク
ロセルの入力端子である。第２図ａおよびｂに示
すようにマクロセルを定義しておくことにより、
顧客は多品種のゲートアレイLSIを設計する場合
等に論理回路を第１図に示すようなブロツク回路
図によつて設計することが可能となり、基本セル
のレベルまで展開された回路図を作成する必要が
なくなるので設計作業が簡略化されるとともに設
計ミス等を防止することができる。また、このよ
うなマクロセルは多品種のLSIを設計する場合に
限らず、１つのLSIの回路中に部分的に共通な回
路構成を複数個有する場合にもその共通部分をマ
クロセル化することにより設計作業の簡略化等の
同様の効果を得ることができる。
従来形の方法によるブロツク回路図である。同図
において、IN１ないしIN４は入力端子、OUT１
およびOUT２は出力端子、MC（Ａ）およびMC
（Ｂ）はそれぞれマクロセル、そしてＧ１はアン
ドゲートである。第１図のブロツク回路図におい
て、各マクロセルMC（Ａ）およびMC（Ｂ）はそ
れぞれ第２図ａおよびｂに示されるような構成を
有する。マクロセルMC（Ａ）は第２図ａに示す
ように、例えば３個のナンドゲートＧ２，Ｇ３，
Ｇ４および２個のアンドゲートＧ５およびＧ６に
よつて構成される。なおｉ１およびｉ２はマクロ
セルの入力端子であり、１および２はマクロ
セルの出力端子である。また、第１図におけるマ
クロセルMC（Ｂ）は第２図ｂに示すように、１
個の反転ゲートＧ７、１個のナンドゲートＧ８お
よび１個のアンドゲートＧ９によつて構成され
る。なお、第２図ａの場合と同様に、ｉ３および
ｉ４はマクロセルの入力端子であり、３はマク
ロセルの入力端子である。第２図ａおよびｂに示
すようにマクロセルを定義しておくことにより、
顧客は多品種のゲートアレイLSIを設計する場合
等に論理回路を第１図に示すようなブロツク回路
図によつて設計することが可能となり、基本セル
のレベルまで展開された回路図を作成する必要が
なくなるので設計作業が簡略化されるとともに設
計ミス等を防止することができる。また、このよ
うなマクロセルは多品種のLSIを設計する場合に
限らず、１つのLSIの回路中に部分的に共通な回
路構成を複数個有する場合にもその共通部分をマ
クロセル化することにより設計作業の簡略化等の
同様の効果を得ることができる。
しかしながら、前記従来形の設計方法において
は１つのマクロセルを構成する基本セルの１部を
使用することが不可能であるため回路構成にごく
わずかの相違がある場合にも別個のマクロセルと
して定義する必要があつた。例えば、２ビツトカ
ウンタ、３ビツトカウンタ、４ビツトカウンタ、
…のようにビツト数の異なるカウンタが必要な場
合にはすべてのビツト数のカウンタについてマク
ロセルを定義する必要があつた。このため、前記
従来形においてはマクロセルの種類がかなり多く
なり、計算機にこれら多数のライブラリーを登録
する必要があるため、計算機のメモリ容量を大き
くする必要があるとともにデザインオートメーシ
ヨン（DA）における計算処理を実行する場合に
も処理時間が長くなりかつ作業領域のメモリ容量
が増大するという不都合があつた。また、計算機
にマクロセルのライブラリーを登録する場合にお
ける人為的なミスが増加し、ゲートアレイLSIの
信頼性が低下する等の不都合があつた。
は１つのマクロセルを構成する基本セルの１部を
使用することが不可能であるため回路構成にごく
わずかの相違がある場合にも別個のマクロセルと
して定義する必要があつた。例えば、２ビツトカ
ウンタ、３ビツトカウンタ、４ビツトカウンタ、
…のようにビツト数の異なるカウンタが必要な場
合にはすべてのビツト数のカウンタについてマク
ロセルを定義する必要があつた。このため、前記
従来形においてはマクロセルの種類がかなり多く
なり、計算機にこれら多数のライブラリーを登録
する必要があるため、計算機のメモリ容量を大き
くする必要があるとともにデザインオートメーシ
ヨン（DA）における計算処理を実行する場合に
も処理時間が長くなりかつ作業領域のメモリ容量
が増大するという不都合があつた。また、計算機
にマクロセルのライブラリーを登録する場合にお
ける人為的なミスが増加し、ゲートアレイLSIの
信頼性が低下する等の不都合があつた。
(4) 発明の目的
本発明の目的は、前述の従来形における問題点
に鑑み、回路パターンを作成するためのマスタス
ライス集積回路の製造方法において、１つのマク
ロセルを部分的に使用できるようにするという構
想に基づき、マクロセルフアミリーにおけるマク
ロセルの数を大幅に減少できるようにして計算機
のメモリ容量の節約および処理時間の減少を計る
とともに、計算機にマクロセルライブラリーを登
録する作業に要する手間を減らしかつ人為的ミス
に起因する信頼性の低下を防止することにある。
に鑑み、回路パターンを作成するためのマスタス
ライス集積回路の製造方法において、１つのマク
ロセルを部分的に使用できるようにするという構
想に基づき、マクロセルフアミリーにおけるマク
ロセルの数を大幅に減少できるようにして計算機
のメモリ容量の節約および処理時間の減少を計る
とともに、計算機にマクロセルライブラリーを登
録する作業に要する手間を減らしかつ人為的ミス
に起因する信頼性の低下を防止することにある。
(5) 発明の構成
そしてこの目的は、本発明によれば、複数の基
本論理ブロツクを含んで構成される複数種類の論
理ブロツクと複数の該基本論理ブロツクとを組合
せて全体回路構成を作成し、しかる後該論理ブロ
ツクを構成する基本論理ブロツクの内、出力端子
が使用されていないものは不使用基本論理ブロツ
クとして削除し、この削除の結果出力端子が何れ
の基本論理ブロツクにも接続されなくなつた他の
不使用基本論理ブロツクを削除していくことによ
り、順次不使用基本論理ブロツクを削除し、実使
用基本論理ブロツクを有効として残存させること
によつて全体回路構成を再作成し、再作成された
全体回路構成に基いて回路パターンを作成するこ
とを特徴とするマスタスライス集積回路の製造方
法を提供することによつて達成される。
本論理ブロツクを含んで構成される複数種類の論
理ブロツクと複数の該基本論理ブロツクとを組合
せて全体回路構成を作成し、しかる後該論理ブロ
ツクを構成する基本論理ブロツクの内、出力端子
が使用されていないものは不使用基本論理ブロツ
クとして削除し、この削除の結果出力端子が何れ
の基本論理ブロツクにも接続されなくなつた他の
不使用基本論理ブロツクを削除していくことによ
り、順次不使用基本論理ブロツクを削除し、実使
用基本論理ブロツクを有効として残存させること
によつて全体回路構成を再作成し、再作成された
全体回路構成に基いて回路パターンを作成するこ
とを特徴とするマスタスライス集積回路の製造方
法を提供することによつて達成される。
(6) 発明の実施例
以下図面により本発明の実施例を説明する。第
３図は、本発明の１実施例に係わる方法を実施す
る場合に使用されるブロツク回路図の１例を示
す。同図において、IN１ないしIN４は入力端
子、OUT１およびOUT２は出力端子、Ｇ１はア
ンドゲート、そしてMC（Ｃ）はマクロセルであ
る。
３図は、本発明の１実施例に係わる方法を実施す
る場合に使用されるブロツク回路図の１例を示
す。同図において、IN１ないしIN４は入力端
子、OUT１およびOUT２は出力端子、Ｇ１はア
ンドゲート、そしてMC（Ｃ）はマクロセルであ
る。
第３図のブロツク回路図においては、同じマク
ロセルMC（Ｃ）が２個使用されて回路図が作成
されている。マクロセルMC（Ｃ）は第４図に示
す構成を有し、これは第２図ａに示すものと同じ
構成を有する。従つて、第３図のブロツク回路図
によつて表わされる論理回路は第１図のブロツク
回路図によつて表わされる論理回路とまつたく同
じものとなるが、第３図のブロツク回路図におい
ては１種類のマクロセルMC（Ｃ）によつて表わ
されている。ただし、第３図の回路図において
は、入力端子IN３およびIN４に接続されたマク
ロセルMC（Ｃ）は出力端子１のみが使用され
ており他の出力端子２は使用されていない。
ロセルMC（Ｃ）が２個使用されて回路図が作成
されている。マクロセルMC（Ｃ）は第４図に示
す構成を有し、これは第２図ａに示すものと同じ
構成を有する。従つて、第３図のブロツク回路図
によつて表わされる論理回路は第１図のブロツク
回路図によつて表わされる論理回路とまつたく同
じものとなるが、第３図のブロツク回路図におい
ては１種類のマクロセルMC（Ｃ）によつて表わ
されている。ただし、第３図の回路図において
は、入力端子IN３およびIN４に接続されたマク
ロセルMC（Ｃ）は出力端子１のみが使用され
ており他の出力端子２は使用されていない。
本発明においては、このような場合、使用され
ていない出力端子２に接続されたゲートＧ６を
削除し、ゲートＧ６の削除によつて出力端子が空
状態になつたゲートＧ４をも削除する。本発明に
おいては、このような不使用基本セルおよび使用
されていない配線を削除する工程をDA処理に組
込むことによつてマクロセルの部分的使用を可能
にしている。
ていない出力端子２に接続されたゲートＧ６を
削除し、ゲートＧ６の削除によつて出力端子が空
状態になつたゲートＧ４をも削除する。本発明に
おいては、このような不使用基本セルおよび使用
されていない配線を削除する工程をDA処理に組
込むことによつてマクロセルの部分的使用を可能
にしている。
第５図は、本発明の１実施例に係わる方法を実
施する場合における処理手順を示す。同図に示す
ように、まず上述のようにして作成されたブロツ
ク回路図およびマクロセルの構成を示す回路図を
読み込み、デイジタイザによつてこれらの各回路
図の内容を符号化して磁気テープに記憶する。こ
こでデイジタイザは各回路図情報を例えば回路図
を構成する基本セルの種類および該基本セルの各
端子の接続関係を示す配線情報等に変換する。こ
のようにして符号化された回路情報は、グループ
分け等の前処理の後、階層展開により基本セルレ
ベルの回路情報に変換される。即ち、マクロセル
として記憶されている部分の回路に該マクロセル
を構成する基本セルレベルの回路情報を挿入し、
論理回路をすべて基本セルによつて表現する。次
に、出力端子側から入力端子側に逆登ることによ
り、不使用基本セルおよび配線情報を削除する。
即ち、出力端子がいずれにも接続されていない基
本セルを検出して削除し、この削除の結果出力端
子がいずれにも接続されなくなつた他の不使用基
本セルを削除し、以下同様の基準により出力端子
が空き状態になつている不使用基本セルを順次削
除する。これにより、実使用基本セルのみを含む
回路情報が得られ、この回路情報に基づき必要に
応じて実使用基本セルのみを含む詳細回路図、す
なわち全体回路構成をデイスプレイ等に表示する
とともに磁気テープ等に記憶する。次に、このよ
うにして作成された詳細回路情報に基づきゲート
アレイLSIチツプ上の各基本セルの割当て従つて
配置が決定され、かつ各基本セル間を接続する配
線が決定される。そして、これらの基本セルの配
置および配線に関する情報に基づきマスクパター
ンを作成するためのマスクデータが作成され磁気
テープに記憶される。この磁気テープに記憶され
たマスクデータを用いてマスクパターン作成装置
によつて実際のマスクパターンが作成される。
施する場合における処理手順を示す。同図に示す
ように、まず上述のようにして作成されたブロツ
ク回路図およびマクロセルの構成を示す回路図を
読み込み、デイジタイザによつてこれらの各回路
図の内容を符号化して磁気テープに記憶する。こ
こでデイジタイザは各回路図情報を例えば回路図
を構成する基本セルの種類および該基本セルの各
端子の接続関係を示す配線情報等に変換する。こ
のようにして符号化された回路情報は、グループ
分け等の前処理の後、階層展開により基本セルレ
ベルの回路情報に変換される。即ち、マクロセル
として記憶されている部分の回路に該マクロセル
を構成する基本セルレベルの回路情報を挿入し、
論理回路をすべて基本セルによつて表現する。次
に、出力端子側から入力端子側に逆登ることによ
り、不使用基本セルおよび配線情報を削除する。
即ち、出力端子がいずれにも接続されていない基
本セルを検出して削除し、この削除の結果出力端
子がいずれにも接続されなくなつた他の不使用基
本セルを削除し、以下同様の基準により出力端子
が空き状態になつている不使用基本セルを順次削
除する。これにより、実使用基本セルのみを含む
回路情報が得られ、この回路情報に基づき必要に
応じて実使用基本セルのみを含む詳細回路図、す
なわち全体回路構成をデイスプレイ等に表示する
とともに磁気テープ等に記憶する。次に、このよ
うにして作成された詳細回路情報に基づきゲート
アレイLSIチツプ上の各基本セルの割当て従つて
配置が決定され、かつ各基本セル間を接続する配
線が決定される。そして、これらの基本セルの配
置および配線に関する情報に基づきマスクパター
ンを作成するためのマスクデータが作成され磁気
テープに記憶される。この磁気テープに記憶され
たマスクデータを用いてマスクパターン作成装置
によつて実際のマスクパターンが作成される。
(7) 発明の効果
このように、本発明によれば、マスクパターン
を作成するためのブロツク回路図をマクロセルを
用いて作成できるとともに、マクロセルを部分的
に使用することが可能であるため、マクロセルの
種類を大幅に減少することが可能となる。従つ
て、マクロセルのライブラリーを登録するための
メモリの容量を節約することができるとともに、
デザインオートメーシヨンにおける計算処理の実
行時間を少なくすることが可能となる。また、本
発明によれば、マクロセルのライブラリーを計算
機に登録する人手による作業を大幅に簡略化する
ことが可能となり、従つて人為的ミスに起因する
不良LSIの発生および信頼性の低下等を防止する
ことが可能となる。
を作成するためのブロツク回路図をマクロセルを
用いて作成できるとともに、マクロセルを部分的
に使用することが可能であるため、マクロセルの
種類を大幅に減少することが可能となる。従つ
て、マクロセルのライブラリーを登録するための
メモリの容量を節約することができるとともに、
デザインオートメーシヨンにおける計算処理の実
行時間を少なくすることが可能となる。また、本
発明によれば、マクロセルのライブラリーを計算
機に登録する人手による作業を大幅に簡略化する
ことが可能となり、従つて人為的ミスに起因する
不良LSIの発生および信頼性の低下等を防止する
ことが可能となる。
第１図は、従来形の方法を行なうために使用さ
れるブロツク回路図の１例を示す回路構成図、第
２図ａおよびｂは、第１図の回路に使用されてい
るマクロセルの構成を示す内部回路図、第３図
は、本発明の１実施例に係わる方法を実施するた
めのブロツク回路図の１例を示す回路構成図、第
４図は、第３図のブロツク回路図に用いられてい
るマクロセルの構成を示す内部回路図、そして第
５図は、本発明の１実施例に係わる方法を行なう
ための手順を示すフローチヤートである。 IN１，IN２，IN３，IN４；入力端子、OUT
１，OUT２；出力端子、MC（ａ），MC（ｂ），
MC（ｃ）；マクロセル、Ｇ１，Ｇ２，Ｇ３，Ｇ
４，Ｇ５，Ｇ６，Ｇ７，Ｇ８，Ｇ９；ゲート回
路、ｉ１，ｉ２，ｉ３，ｉ４：マクロセル入力端
子、Ｏ１，Ｏ２，Ｏ３；マクロセル出力端子。
れるブロツク回路図の１例を示す回路構成図、第
２図ａおよびｂは、第１図の回路に使用されてい
るマクロセルの構成を示す内部回路図、第３図
は、本発明の１実施例に係わる方法を実施するた
めのブロツク回路図の１例を示す回路構成図、第
４図は、第３図のブロツク回路図に用いられてい
るマクロセルの構成を示す内部回路図、そして第
５図は、本発明の１実施例に係わる方法を行なう
ための手順を示すフローチヤートである。 IN１，IN２，IN３，IN４；入力端子、OUT
１，OUT２；出力端子、MC（ａ），MC（ｂ），
MC（ｃ）；マクロセル、Ｇ１，Ｇ２，Ｇ３，Ｇ
４，Ｇ５，Ｇ６，Ｇ７，Ｇ８，Ｇ９；ゲート回
路、ｉ１，ｉ２，ｉ３，ｉ４：マクロセル入力端
子、Ｏ１，Ｏ２，Ｏ３；マクロセル出力端子。
Claims (1)
- １ 複数の基本論理ブロツクを含んで構成される
複数種類の論理ブロツクと複数の該基本論理ブロ
ツクとを組合せて全体回路構成を作成し、しかる
後該論理ブロツクを構成する基本論理ブロツクの
内、出力端子が使用されていないものは不使用基
本論理ブロツクとして削除し、この削除の結果出
力端子が何れの基本論理ブロツクにも接続されな
くなつた他の不使用基本論理ブロツクを削除して
いくことにより、順次不使用基本論理ブロツクを
削除し、実使用基本論理ブロツクを有効として残
存させることによつて全体回路構成を再作成し、
再作成された全体回路構成に基いて回路パターン
を作成することを特徴とするマスタスライス集積
回路の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172167A JPS5961944A (ja) | 1982-09-30 | 1982-09-30 | マスタスライス集積回路の製造方法 |
| US06/535,832 US4602339A (en) | 1982-09-30 | 1983-09-26 | Method of manufacturing master-slice integrated circuit device |
| DE8383305873T DE3379292D1 (en) | 1982-09-30 | 1983-09-29 | Method of manufacturing master-slice integrated circuit device |
| EP83305873A EP0107393B1 (en) | 1982-09-30 | 1983-09-29 | Method of manufacturing master-slice integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172167A JPS5961944A (ja) | 1982-09-30 | 1982-09-30 | マスタスライス集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961944A JPS5961944A (ja) | 1984-04-09 |
| JPH0121623B2 true JPH0121623B2 (ja) | 1989-04-21 |
Family
ID=15936810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172167A Granted JPS5961944A (ja) | 1982-09-30 | 1982-09-30 | マスタスライス集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4602339A (ja) |
| EP (1) | EP0107393B1 (ja) |
| JP (1) | JPS5961944A (ja) |
| DE (1) | DE3379292D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065541B2 (ja) * | 1983-12-30 | 1994-01-19 | 株式会社日立製作所 | 論理回路の自動設計方法 |
| US4816999A (en) * | 1987-05-20 | 1989-03-28 | International Business Machines Corporation | Method of detecting constants and removing redundant connections in a logic network |
| US4849904A (en) * | 1987-06-19 | 1989-07-18 | International Business Machines Corporation | Macro structural arrangement and method for generating macros for VLSI semiconductor circuit devices |
| US5119313A (en) * | 1987-08-04 | 1992-06-02 | Texas Instruments Incorporated | Comprehensive logic circuit layout system |
| US5150309A (en) * | 1987-08-04 | 1992-09-22 | Texas Instruments Incorporated | Comprehensive logic circuit layout system |
| JPH0232619A (ja) * | 1988-07-21 | 1990-02-02 | Hitachi Ltd | 不要ゲート削除方式 |
| JP2802140B2 (ja) * | 1990-04-06 | 1998-09-24 | 三菱電機株式会社 | 論理回路の設計方法 |
| US5550839A (en) * | 1993-03-12 | 1996-08-27 | Xilinx, Inc. | Mask-programmed integrated circuits having timing and logic compatibility to user-configured logic arrays |
| US5495422A (en) * | 1993-10-12 | 1996-02-27 | Wang Laboratories, Inc. | Method for combining a plurality of independently operating circuits within a single package |
| US6237132B1 (en) | 1998-08-18 | 2001-05-22 | International Business Machines Corporation | Toggle based application specific core methodology |
| JP4365274B2 (ja) * | 2004-06-18 | 2009-11-18 | 富士通株式会社 | 集積回路設計システム、方法及びプログラム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| IEEE DESIGN AUTOMATION=S53 * |
Also Published As
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|---|---|
| JPS5961944A (ja) | 1984-04-09 |
| EP0107393B1 (en) | 1989-03-01 |
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