JPH0687251B2 - 論理回路シミユレ−シヨン方法 - Google Patents
論理回路シミユレ−シヨン方法Info
- Publication number
- JPH0687251B2 JPH0687251B2 JP709584A JP709584A JPH0687251B2 JP H0687251 B2 JPH0687251 B2 JP H0687251B2 JP 709584 A JP709584 A JP 709584A JP 709584 A JP709584 A JP 709584A JP H0687251 B2 JPH0687251 B2 JP H0687251B2
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- JP
- Japan
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- circuit
- basic circuit
- basic
- logic
- logic circuit
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- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ANDゲートおよび／またはORゲートなどの論
理素子で構成されるディジタル論理回路の論理シミュレ
ーション方法に関する。
理素子で構成されるディジタル論理回路の論理シミュレ
ーション方法に関する。
ディジタル論理回路のシミュレーションを行うには、通
常、論理回路を構成するANDゲートあるいはORゲートな
どの論理素子を論理シミュレーション可能な基本回路に
変換し、汎用目的コンピュータ等のメモリ上に形成する
方法がとられる。とくに論理素子の回路遅延を忠実に模
擬する論理回路シミュレーションでは、論理回路を構成
する論理素子と論理シミュレーション可能な基本回路と
は１対１に対応させている。その様子を第１図、第２図
に示す。すなわち、第１図の11,12,13は論理回路の論理
素子であり、第２図の21,22,23は、論理素子11,12,13を
各々シミュレーション可能な形に変換した基本回路であ
る。一つの基本回路は1,2,3の３つの部分で構成され
る。１は基本回路の機能を表現し、２は基本回路の遅延
時間を表現し、３は基本回路の出力信号値を伝えるべ
き、ファンアウト先のアドレスを表現する。
常、論理回路を構成するANDゲートあるいはORゲートな
どの論理素子を論理シミュレーション可能な基本回路に
変換し、汎用目的コンピュータ等のメモリ上に形成する
方法がとられる。とくに論理素子の回路遅延を忠実に模
擬する論理回路シミュレーションでは、論理回路を構成
する論理素子と論理シミュレーション可能な基本回路と
は１対１に対応させている。その様子を第１図、第２図
に示す。すなわち、第１図の11,12,13は論理回路の論理
素子であり、第２図の21,22,23は、論理素子11,12,13を
各々シミュレーション可能な形に変換した基本回路であ
る。一つの基本回路は1,2,3の３つの部分で構成され
る。１は基本回路の機能を表現し、２は基本回路の遅延
時間を表現し、３は基本回路の出力信号値を伝えるべ
き、ファンアウト先のアドレスを表現する。
ところで、近年半導体技術の進歩により、ディジタル論
理回路の論理素子が増大しており、論理回路シミュレー
ションを実施するために必要となる汎用目的コンピュー
タのメモリ上の容量、計算機時間等は激増している。こ
の対策として従来は、シミュレーション対象論理回路内
の機能的なまとまりに着目し、それをマクロ的に表現す
ることにより、基本回路数を削減するという方法を採用
している。その例を第３図、第４図に示す。第３図中、
30は加算器を示し、31は加算器30への入力信号線、32は
加算器30からの出力信号線を示す。一般に加算器１個で
５〜10個程度の論理素子の機能を持っている。第４図は
加算器30をシミュレーション可能な基本回路に変換した
例を示す。ここで、基本回路40は４つの部分からなり、
41は基本回路40の機能（ADDER）を表現し、42〜44は各
々基本回路40の出力信号値を伝えるべき、ファンアウト
先のアドレスを表現する。
理回路の論理素子が増大しており、論理回路シミュレー
ションを実施するために必要となる汎用目的コンピュー
タのメモリ上の容量、計算機時間等は激増している。こ
の対策として従来は、シミュレーション対象論理回路内
の機能的なまとまりに着目し、それをマクロ的に表現す
ることにより、基本回路数を削減するという方法を採用
している。その例を第３図、第４図に示す。第３図中、
30は加算器を示し、31は加算器30への入力信号線、32は
加算器30からの出力信号線を示す。一般に加算器１個で
５〜10個程度の論理素子の機能を持っている。第４図は
加算器30をシミュレーション可能な基本回路に変換した
例を示す。ここで、基本回路40は４つの部分からなり、
41は基本回路40の機能（ADDER）を表現し、42〜44は各
々基本回路40の出力信号値を伝えるべき、ファンアウト
先のアドレスを表現する。
第３図，第４図の方法によれば、５〜10個の基本回路を
１個の基本回路で表現でき、メモリ量を削減することが
できる。ところが、入力信号線31と、出力信号線32の間
の遅延時間は、どれも等しいわけではない。そのため、
この方法では、実際のディジタル論理回路を構成する各
論理素子毎の回路遅延を正確に模擬することができな
い。したがって、たとえば、シミュレーションが正常で
あっても、実際の遅延時間が正しく反映されないとか、
機能を論理素子まで下げた場合、論理の不良が発見でき
ないという問題があった。
１個の基本回路で表現でき、メモリ量を削減することが
できる。ところが、入力信号線31と、出力信号線32の間
の遅延時間は、どれも等しいわけではない。そのため、
この方法では、実際のディジタル論理回路を構成する各
論理素子毎の回路遅延を正確に模擬することができな
い。したがって、たとえば、シミュレーションが正常で
あっても、実際の遅延時間が正しく反映されないとか、
機能を論理素子まで下げた場合、論理の不良が発見でき
ないという問題があった。
本発明の目的は、ANDゲートあるいはORゲートなどの基
本論理素子で構成されたディジタル論理回路を、その論
理素子の回路遅延を考慮してシミュレーションする際、
従来に比べて汎用目的コンピュータ等の所要メモリ量を
減少させ、さらに該コンピュータの計算機時間の短縮が
もたらされる論理回路シミュレーション方法を提供する
ことにある。
本論理素子で構成されたディジタル論理回路を、その論
理素子の回路遅延を考慮してシミュレーションする際、
従来に比べて汎用目的コンピュータ等の所要メモリ量を
減少させ、さらに該コンピュータの計算機時間の短縮が
もたらされる論理回路シミュレーション方法を提供する
ことにある。
上記目的を達成するため、本発明は、論理シミュレーシ
ョンの対象となるディジタル論理回路に含まれるANDゲ
ートあるいはORゲートなどの論理素子で構成される組合
せ論理のみの部分回路を抽出し、その部分回路の入力端
子、出力端子に着目して、論理的な等価性と、回路遅延
等の物理的な等価性を持つ仮想素子を生成し、それを前
記部分回路と置換することにより、論理シミュレーショ
ンの対象となる基本回路素子数を低減させ、かつ、論理
シミュレーション処理時間の約８割を占めるファンアウ
ト素子への信号値伝播処理の処理回数を低減させて、シ
ミュレーション処理時間を低減させるものである。
ョンの対象となるディジタル論理回路に含まれるANDゲ
ートあるいはORゲートなどの論理素子で構成される組合
せ論理のみの部分回路を抽出し、その部分回路の入力端
子、出力端子に着目して、論理的な等価性と、回路遅延
等の物理的な等価性を持つ仮想素子を生成し、それを前
記部分回路と置換することにより、論理シミュレーショ
ンの対象となる基本回路素子数を低減させ、かつ、論理
シミュレーション処理時間の約８割を占めるファンアウ
ト素子への信号値伝播処理の処理回数を低減させて、シ
ミュレーション処理時間を低減させるものである。
〔発明の実施例〕 第５図にディジタル論理装置中の基本論理素子による組
合せ論理のみで構成される部分回路の一例を示す。第５
図において、ANDゲート51はa,bを入力とし、ANDゲート5
2はc,dを入力とし、いずれも遅延時間は1nsである。OR
ゲート53はANDゲート51,52の出力を入力とし、遅延時間
は2nsである。ORゲート54はe,fを入力とし、遅延時間は
2nsである。ORゲート55はORゲート53,54の出力を入力と
し、その遅延時間は3nsである。
合せ論理のみで構成される部分回路の一例を示す。第５
図において、ANDゲート51はa,bを入力とし、ANDゲート5
2はc,dを入力とし、いずれも遅延時間は1nsである。OR
ゲート53はANDゲート51,52の出力を入力とし、遅延時間
は2nsである。ORゲート54はe,fを入力とし、遅延時間は
2nsである。ORゲート55はORゲート53,54の出力を入力と
し、その遅延時間は3nsである。
第５図の論理回路（部分回路）のANDゲート51,52の遅延
時間が同じであることに着目すると、該論理回路は第６
図のように置換できる。すなわち、第６図中の回路61は
第５図のANDゲート51,52、ORゲート53のグループに対応
し、遅延時間は3nsである。なお、ORゲート62,63は第５
図のORゲート54,55と同じものである。
時間が同じであることに着目すると、該論理回路は第６
図のように置換できる。すなわち、第６図中の回路61は
第５図のANDゲート51,52、ORゲート53のグループに対応
し、遅延時間は3nsである。なお、ORゲート62,63は第５
図のORゲート54,55と同じものである。
第５図の論理回路をそのままシミュレーション可能な形
に変換した場合、第７図のようにシミュレーション可能
な基本回路71〜75が汎用コンピュータのメモリ上に形成
される。これに対し、第５図の論理回路を第６図のよう
に変換すると、汎用コンピュータのメモリ上に形成され
るシミュレーション可能な基本回路は第８図のようにな
る。すなわち、第８図の基本回路81,82,83は第６図の基
本回路61,62,63に各々対応し、第７図に比べてシミュレ
ーション可能な基本回路が２個削減できる。
に変換した場合、第７図のようにシミュレーション可能
な基本回路71〜75が汎用コンピュータのメモリ上に形成
される。これに対し、第５図の論理回路を第６図のよう
に変換すると、汎用コンピュータのメモリ上に形成され
るシミュレーション可能な基本回路は第８図のようにな
る。すなわち、第８図の基本回路81,82,83は第６図の基
本回路61,62,63に各々対応し、第７図に比べてシミュレ
ーション可能な基本回路が２個削減できる。
第９図は本発明による処理手順を示したものである。最
初に、論理回路の入力側の基本回路（基本論理素子）か
ら出力側の基本回路に向って、昇順にレベル番号をつけ
る（ステップ91）。未処理基本回路の中で、レベル番号
が一番小さいものを処理対象基本回路とする（ステップ
92）。処理対象基本回路とそのソースとなっている基本
回路とで、基本回路グループを形成する（ステップ9
3）。この形成した基本回路グループの入力ピン、出力
ピン間の遅延時間を全て調べ、該遅延時間が全て等しい
かどうか判定する（ステップ94,95）。判定結果、全て
等しければ、該基本回路グループと論理的に等しい機能
を持つ基本回路を生成し、これに基本回路グループを置
き換える（ステップ96）。ここで、組合せ回路について
は、どれも同じ形式で機能を表現できるので、生成した
基本回路の機能表現部と、ANDゲート、ORゲートなどの
基本回路（基本論理素子）の機能表現部とでは、基本回
路１個当りのメモリ量は同じである（第８図参照）。次
に、生成した基本回路の遅延時間を、処理対象基本回路
の遅延時間と、そのソース基本回路の遅延時間の和とす
る（ステップ97）。生成した基本回路のシンクとなって
いる基本回路を、処理対象基本回路とし（ステップ9
8）、ステップ93以降の処理を繰り返す。同様に、これ
らの処理を未処理基本回路がなくなるまで繰り返す（ス
テップ99）。
初に、論理回路の入力側の基本回路（基本論理素子）か
ら出力側の基本回路に向って、昇順にレベル番号をつけ
る（ステップ91）。未処理基本回路の中で、レベル番号
が一番小さいものを処理対象基本回路とする（ステップ
92）。処理対象基本回路とそのソースとなっている基本
回路とで、基本回路グループを形成する（ステップ9
3）。この形成した基本回路グループの入力ピン、出力
ピン間の遅延時間を全て調べ、該遅延時間が全て等しい
かどうか判定する（ステップ94,95）。判定結果、全て
等しければ、該基本回路グループと論理的に等しい機能
を持つ基本回路を生成し、これに基本回路グループを置
き換える（ステップ96）。ここで、組合せ回路について
は、どれも同じ形式で機能を表現できるので、生成した
基本回路の機能表現部と、ANDゲート、ORゲートなどの
基本回路（基本論理素子）の機能表現部とでは、基本回
路１個当りのメモリ量は同じである（第８図参照）。次
に、生成した基本回路の遅延時間を、処理対象基本回路
の遅延時間と、そのソース基本回路の遅延時間の和とす
る（ステップ97）。生成した基本回路のシンクとなって
いる基本回路を、処理対象基本回路とし（ステップ9
8）、ステップ93以降の処理を繰り返す。同様に、これ
らの処理を未処理基本回路がなくなるまで繰り返す（ス
テップ99）。
以上の処理を第５図に適用することにより、第８図のよ
うに、シミュレーション可能な基本回路がコンピュータ
のメモリ上に形成されるのである。
うに、シミュレーション可能な基本回路がコンピュータ
のメモリ上に形成されるのである。
なお、第９図のステップ93でソースとなっている基本回
路の数は１個でもよい。この場合は、第10図に示すよう
に、入力１個の基本回路102は削減され、これと基本回
路101を一緒にして基本回路103を形成する。
路の数は１個でもよい。この場合は、第10図に示すよう
に、入力１個の基本回路102は削減され、これと基本回
路101を一緒にして基本回路103を形成する。
また、たとえば第６図の論理回路において、ANDゲート6
2の遅延時間が3nsで、基本回路61,62,63の遅延時間が全
て等しければ、第６図の論理回路は更に第11図に示す基
本回路110に置換できる。
2の遅延時間が3nsで、基本回路61,62,63の遅延時間が全
て等しければ、第６図の論理回路は更に第11図に示す基
本回路110に置換できる。
シミュレーションの処理時間は、通常、その約８割を信
号値伝播処理が占め、信号値計算処理が占める割合はわ
ずかである。このため基本回路の機能が複雑になり、１
基本回路当りの出力信号値計算処理時間が増えても、基
本回路の数が減れば、信号値伝播処理時間が減り、シミ
ュレーション処理時間全体も短縮されることになる。本
発明はこれを狙ったものである。
号値伝播処理が占め、信号値計算処理が占める割合はわ
ずかである。このため基本回路の機能が複雑になり、１
基本回路当りの出力信号値計算処理時間が増えても、基
本回路の数が減れば、信号値伝播処理時間が減り、シミ
ュレーション処理時間全体も短縮されることになる。本
発明はこれを狙ったものである。
以上説明したように、本発明によれば、論理回路内のシ
ミュレーションの対象となる基本回路の数が減るので、
汎用目的コンピュータ等のシミュレーションに必要なメ
モリ量の軽減がもたされる。また、基本回路数が減るこ
とにより、シミュレーション実行後の出力信号値計算回
数、信号値伝播回数が減るため、シミュレーション実行
時に必要とされるコンピュータ処理時間も短縮できる。
さらに、基本回路は遅延時間、論理動作が不変の範囲で
グループ化しているので、実際の遅延時間等を正しく反
映することができる。
ミュレーションの対象となる基本回路の数が減るので、
汎用目的コンピュータ等のシミュレーションに必要なメ
モリ量の軽減がもたされる。また、基本回路数が減るこ
とにより、シミュレーション実行後の出力信号値計算回
数、信号値伝播回数が減るため、シミュレーション実行
時に必要とされるコンピュータ処理時間も短縮できる。
さらに、基本回路は遅延時間、論理動作が不変の範囲で
グループ化しているので、実際の遅延時間等を正しく反
映することができる。
第１図及び第２図は従来の論理回路シミュレーション方
法の一例を説明する図、第３図及び第４図は従来の論理
回路シミュレーション方法の他の例を説明する図、第５
図乃至第11図は本発明方法を説明する図で、第５図は基
本回路数を減らす前の論理回路図、第６図は第５図の論
理回路の基本回路数を減らした後の論理回路図、第７図
は第５図の論理回路をシミュレーション可能な基本回路
に変換しコンピュータのメモリ上に展開した例を示す
図、第８図は第６図の論理回路を同様にシミュレーショ
ン可能な基本回路に変換した例を示す図、第９図は本発
明の処理手順を示すフロー図、第10図及び第11図は本発
明による他の具体例を示す図である。 51〜55……変換前の基本回路、61〜63……変換後の基本
回路、81〜83……シミュレーション可能基本回路。
法の一例を説明する図、第３図及び第４図は従来の論理
回路シミュレーション方法の他の例を説明する図、第５
図乃至第11図は本発明方法を説明する図で、第５図は基
本回路数を減らす前の論理回路図、第６図は第５図の論
理回路の基本回路数を減らした後の論理回路図、第７図
は第５図の論理回路をシミュレーション可能な基本回路
に変換しコンピュータのメモリ上に展開した例を示す
図、第８図は第６図の論理回路を同様にシミュレーショ
ン可能な基本回路に変換した例を示す図、第９図は本発
明の処理手順を示すフロー図、第10図及び第11図は本発
明による他の具体例を示す図である。 51〜55……変換前の基本回路、61〜63……変換後の基本
回路、81〜83……シミュレーション可能基本回路。
フロントページの続き (72)発明者 多田 修 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 名倉 康夫 神奈川県秦野市堀山下１番地 日立コンピ ユータエンジニアリング株式会社内 (56)参考文献 情報処理、Ｖｏｌ．22，Ｎｏ．８ （1981） ＰＰ．762−769
Claims (1)
- 【請求項１】処理対象の基本回路と該基本回路のソース
となっている基本回路とで基本回路グループを形成し、
該基本回路グループの各入力ピンと出力ピン間の遅延時
間を全て調べ、該入力ピンと出力ピン間の遅延時間が全
て等しいとき、該基本回路グループと論理的に等価な機
能を持つ仮想の基本回路を生成して、該仮想の基本回路
を上記基本回路グループと置き換え、全ての基本回路グ
ループに対して上記処理を繰り返すことにより、置き換
えられた仮想の基本回路にしたがって論理回路のシミュ
レーションを行うことを特徴とする論理回路シミュレー
ション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP709584A JPH0687251B2 (ja) | 1984-01-20 | 1984-01-20 | 論理回路シミユレ−シヨン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP709584A JPH0687251B2 (ja) | 1984-01-20 | 1984-01-20 | 論理回路シミユレ−シヨン方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60152122A JPS60152122A (ja) | 1985-08-10 |
| JPH0687251B2 true JPH0687251B2 (ja) | 1994-11-02 |
Family
ID=11656516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP709584A Expired - Lifetime JPH0687251B2 (ja) | 1984-01-20 | 1984-01-20 | 論理回路シミユレ−シヨン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687251B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239240A (ja) * | 1986-04-10 | 1987-10-20 | Hitachi Electronics Eng Co Ltd | プログラム模擬実行方式 |
| JP2845154B2 (ja) * | 1995-02-28 | 1999-01-13 | 日本電気株式会社 | 論理シミュレーション用モデルの作成方法 |
-
1984
- 1984-01-20 JP JP709584A patent/JPH0687251B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 情報処理、Ｖｏｌ．２２，Ｎｏ．８（１９８１）ＰＰ．７６２−７６９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60152122A (ja) | 1985-08-10 |
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