JPH0460475A - Ｌｓｉテスト回路 - Google Patents
Ｌｓｉテスト回路Info
- Publication number
- JPH0460475A JPH0460475A JP2170947A JP17094790A JPH0460475A JP H0460475 A JPH0460475 A JP H0460475A JP 2170947 A JP2170947 A JP 2170947A JP 17094790 A JP17094790 A JP 17094790A JP H0460475 A JPH0460475 A JP H0460475A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- block
- output
- lsi
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims description 19
- 238000000605 extraction Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＳＩテスト回路に関する。
近年、ＬＳＩはその高集積化にともない、ＬＳＩ外部出
力ピンに対するＬＳＩ内部回路のゲート数の割合いが非
常に大きくなってきた。
力ピンに対するＬＳＩ内部回路のゲート数の割合いが非
常に大きくなってきた。
したがって、ＬＳＩ内部回路はその故障をＬＳＩ外部出
力ピンでの観測によって発見することが非常に困難にな
ってきている。
力ピンでの観測によって発見することが非常に困難にな
ってきている。
ＬＳＩ外部出力ピンでの観測が困難なＬＳＩ内部回路の
状態を観測する従来ＬＳＩテスト回路はＬＳＩ内部のフ
リップ・フロップがシフト・レジスタを構成するように
切り替えられるようにし、そのシフトアウト側のフリッ
プ・フロップの出力をＬＳＩ外部出力ピンに接続するこ
とで、ＬＳＩ内部のフリップ・フロップの状態値を１本
のＬＳＩ外部出力ピンから観測する方式（スキャンパス
方式）がある。
状態を観測する従来ＬＳＩテスト回路はＬＳＩ内部のフ
リップ・フロップがシフト・レジスタを構成するように
切り替えられるようにし、そのシフトアウト側のフリッ
プ・フロップの出力をＬＳＩ外部出力ピンに接続するこ
とで、ＬＳＩ内部のフリップ・フロップの状態値を１本
のＬＳＩ外部出力ピンから観測する方式（スキャンパス
方式）がある。
上述した従来のＬＳＩテスト回路はＬＳＩの高集積化に
ともない、ＬＳＩ外部出力ピンからＬＳＩ内部回路の状
態を観測することが困難になってきた。
ともない、ＬＳＩ外部出力ピンからＬＳＩ内部回路の状
態を観測することが困難になってきた。
本発明の目的は、ＬＳＩ内部回路の状態をＬＳＩ外部出
力ピンから観測しやすくするためのＬＳＩテスト回路を
提供することにある。
力ピンから観測しやすくするためのＬＳＩテスト回路を
提供することにある。
本発明のＬＳＩテスト回路は、内部回路と、外部端子か
らの入力信号を前記内部回路へ供給するための入力バッ
ファ回路と、前記内部回路からの出力信号を外部端子へ
供給するための出力バッファ回路とを有するＬＳＩにお
いて、内部回路の任意の点の引き出し信号群と、前記引
き出し信号群とＬＳＩ外部へ出力する信号群とを切り替
えて出力バッファ回路へ供給する選択回路とを有する。
らの入力信号を前記内部回路へ供給するための入力バッ
ファ回路と、前記内部回路からの出力信号を外部端子へ
供給するための出力バッファ回路とを有するＬＳＩにお
いて、内部回路の任意の点の引き出し信号群と、前記引
き出し信号群とＬＳＩ外部へ出力する信号群とを切り替
えて出力バッファ回路へ供給する選択回路とを有する。
本発明の別のＬＳＩテスト回路は、内部回路と、外部端
子からの入力信号を前記内部回路へ供給するための入力
バッファ回路と、前記内部回路からの出力信号を外部端
子へ供給するための出力バッファ回路とを有するＬＳＩ
において、内部回路を複数に分割したブ°ロックと、入
力バッファ回路から前記各ブロックに分配される第１の
信号群と、前記各ブロックの入力側に設けられ前記第１
の信号群と内部回路間の第２の信号群とを切り替えて前
記各ブロックへ供給する第１の選択回路と、前記各ブロ
ックの出力信号群を入力し複数ブロックの内の特定の１
ブロックの出力信号群を切り替えて出力バッファ回路へ
供給する第２の選択回路とを有する。
子からの入力信号を前記内部回路へ供給するための入力
バッファ回路と、前記内部回路からの出力信号を外部端
子へ供給するための出力バッファ回路とを有するＬＳＩ
において、内部回路を複数に分割したブ°ロックと、入
力バッファ回路から前記各ブロックに分配される第１の
信号群と、前記各ブロックの入力側に設けられ前記第１
の信号群と内部回路間の第２の信号群とを切り替えて前
記各ブロックへ供給する第１の選択回路と、前記各ブロ
ックの出力信号群を入力し複数ブロックの内の特定の１
ブロックの出力信号群を切り替えて出力バッファ回路へ
供給する第２の選択回路とを有する。
更に本発明の別のＬＳＩテスト回路は、内部回路と、外
部端子からの入力信号を前記内部回路へ供給するための
入力バッファ回路と、前記内部回路からの出力信号を外
部端子へ供給するための出力バッファ回路とを有するＬ
ＳＩにおいて、内部回路を複数に分割したブロックと、
前記複数のブロックのうちの任意のブロックの入力信号
群および当該ブロックの出力信号群の２つの信号群を切
り替え、かつその出力信号群を当該ブロック以外のブロ
ックの入力に供給する選択回路とを有する。
部端子からの入力信号を前記内部回路へ供給するための
入力バッファ回路と、前記内部回路からの出力信号を外
部端子へ供給するための出力バッファ回路とを有するＬ
ＳＩにおいて、内部回路を複数に分割したブロックと、
前記複数のブロックのうちの任意のブロックの入力信号
群および当該ブロックの出力信号群の２つの信号群を切
り替え、かつその出力信号群を当該ブロック以外のブロ
ックの入力に供給する選択回路とを有する。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の第１の一実施例を示す。第１図を参照
すると、本実施例は外部からの信号を入力する入力バッ
ファ回路１と、出力端子へ信号を供給する出力バッファ
回路２と、複数のブロック３１〜３３に分割し得る内部
回路と、各ブロックを選択し得る選択回路４とから構成
される。
すると、本実施例は外部からの信号を入力する入力バッ
ファ回路１と、出力端子へ信号を供給する出力バッファ
回路２と、複数のブロック３１〜３３に分割し得る内部
回路と、各ブロックを選択し得る選択回路４とから構成
される。
ＬＳＩ外部からの入力信号は、入力バッファ回路１に入
力され、そこからブロック３１に入力される。ブロック
３１の出力は、ブロック３２および選択回路４の入力と
なる。ブロック３２の出力は、ブロック３３および選択
回路４の入力となる０選択回路４は、ブロック３１の出
力信号とブロック３２の出力信号とブロック３３の出力
とを切り替えて出力バッファ回路２へ入力する。
力され、そこからブロック３１に入力される。ブロック
３１の出力は、ブロック３２および選択回路４の入力と
なる。ブロック３２の出力は、ブロック３３および選択
回路４の入力となる０選択回路４は、ブロック３１の出
力信号とブロック３２の出力信号とブロック３３の出力
とを切り替えて出力バッファ回路２へ入力する。
これにより、選択回路４を切り替えることによって、各
ブロックの出力信号の状態値をＬＳＩ外部出力ビンから
観測することができる。
ブロックの出力信号の状態値をＬＳＩ外部出力ビンから
観測することができる。
さらに、ブロック間の信号だけでなく、内部回路の任意
の点から信号線を引き出し、選択回路４で切り替えて出
力する構成も本発明に含まれる。
の点から信号線を引き出し、選択回路４で切り替えて出
力する構成も本発明に含まれる。
第２図に本発明の第２の実施例を示す。第２図を参照す
ると、本実施例は外部からの信号を入力する入力バッフ
ァ回路ｌと、出力端子へ出力信号を供給する出力バッフ
ァ回路２、複数のブロック３１〜３３を並列に分割し得
る内部回路と、各ブロックに信号を供給する選択回路５
１〜５３と、各ブロックからの信号を選択する選択回路
４とから構成される。
ると、本実施例は外部からの信号を入力する入力バッフ
ァ回路ｌと、出力端子へ出力信号を供給する出力バッフ
ァ回路２、複数のブロック３１〜３３を並列に分割し得
る内部回路と、各ブロックに信号を供給する選択回路５
１〜５３と、各ブロックからの信号を選択する選択回路
４とから構成される。
ＬＳＩ外部からの入力信号は、入力バッファ回路１に入
力され、そこから選択回路１〜５３に入力される。ＬＳ
Ｉテスト時、選択回路５１〜５３はそのＬＳＩ外部から
の入力信号を選択し、ブロック３１〜３３へ出力する。
力され、そこから選択回路１〜５３に入力される。ＬＳ
Ｉテスト時、選択回路５１〜５３はそのＬＳＩ外部から
の入力信号を選択し、ブロック３１〜３３へ出力する。
ＬＳＩＳステスト時の通常動作時には、他のブロックも
しくは入力バッファ回路１からの通常信号が選択され、
ブロック３１〜３３へ出力する。ブロック３１〜３３の
出力は、選択回路４に入力される。選択回路４は、ブロ
ック３１の出力信号とブロック３２の出力信号とブロッ
ク３３の出力信号とを切り替えて出力バッファ回路２へ
入力する。
しくは入力バッファ回路１からの通常信号が選択され、
ブロック３１〜３３へ出力する。ブロック３１〜３３の
出力は、選択回路４に入力される。選択回路４は、ブロ
ック３１の出力信号とブロック３２の出力信号とブロッ
ク３３の出力信号とを切り替えて出力バッファ回路２へ
入力する。
これにより、ブロック毎にテストすることができ、ＬＳ
Ｉ外部出力ピン数に対するテストの対象となるＬＩＳ内
部回路のゲート数の比が減少し、ＬＳＩテストが容易に
なる。
Ｉ外部出力ピン数に対するテストの対象となるＬＩＳ内
部回路のゲート数の比が減少し、ＬＳＩテストが容易に
なる。
第３図は本発明の第３の実施例を示す。第３図を参照す
ると、本実施例は外部からの信号を入力する入力バッフ
ァ回路１と、出力端子へ信号を供給する出力バッファ回
路２と、複数のブロック３１〜３３に分割し得る内部回
路と、各ブロックに接続され、それぞれのブロックを選
択し得る選択回路５１〜５３とから構成される。
ると、本実施例は外部からの信号を入力する入力バッフ
ァ回路１と、出力端子へ信号を供給する出力バッファ回
路２と、複数のブロック３１〜３３に分割し得る内部回
路と、各ブロックに接続され、それぞれのブロックを選
択し得る選択回路５１〜５３とから構成される。
ＬＳＩ外部からの入力信号は、入力バッファ回路１に入
力され、そこからブロック３１と選択回路５１に入力さ
れる。ブロック３１の出力は、選択回路５１の入力とな
る。選択回路５１は、ブロック３１の出力信号とブロッ
ク３１をバイパスした大力バッファ回路１からの信号と
を切り替えてブロック３２と選択回路５２へ入力する。
力され、そこからブロック３１と選択回路５１に入力さ
れる。ブロック３１の出力は、選択回路５１の入力とな
る。選択回路５１は、ブロック３１の出力信号とブロッ
ク３１をバイパスした大力バッファ回路１からの信号と
を切り替えてブロック３２と選択回路５２へ入力する。
ブロック３２の出力は、選択回路５２の入力となる。選
択回路５２は、ブロック３２の出力信号とブロック３２
をバイパスした選択回路５１からの信号とを切り替えて
ブロック３３と選択回路５３へ入力する。ブロック３３
の出力は、選択回路５３の入力となる０選択回路５３は
、ブロック３３の出力信号とブロック３３をバイパスし
た選択回路５２からの信号とを切り替えて出力バッファ
回路２へ入力する。
択回路５２は、ブロック３２の出力信号とブロック３２
をバイパスした選択回路５１からの信号とを切り替えて
ブロック３３と選択回路５３へ入力する。ブロック３３
の出力は、選択回路５３の入力となる０選択回路５３は
、ブロック３３の出力信号とブロック３３をバイパスし
た選択回路５２からの信号とを切り替えて出力バッファ
回路２へ入力する。
これにより、選択回路５１〜５３を切り替えることによ
って、任意のブロックをバイパスすることができ、バイ
パスしないブロックについてのみのテストが可能となる
。すなわち、バイパスしないブロックについては、ＬＳ
Ｉ外部出力ビン数に対するテストの対象となるＬＳＩ内
部回路のゲート数の比が減少し、ＬＳＩテストが容易に
なる。
って、任意のブロックをバイパスすることができ、バイ
パスしないブロックについてのみのテストが可能となる
。すなわち、バイパスしないブロックについては、ＬＳ
Ｉ外部出力ビン数に対するテストの対象となるＬＳＩ内
部回路のゲート数の比が減少し、ＬＳＩテストが容易に
なる。
さらに、別の実施例としては任意のブロックについての
みバイパス回路の設ける構成を本発明に含まれる。この
場合、第３図の第３の実施例よりもハードウェアが削減
できるメリットがある。
みバイパス回路の設ける構成を本発明に含まれる。この
場合、第３図の第３の実施例よりもハードウェアが削減
できるメリットがある。
さらに、上に述べた３つの実施例は、内部回路を３つに
分割した場合について述べられているが、内部回路を任
意の個数のブロックに分割する構成も本発明に含まれる
。
分割した場合について述べられているが、内部回路を任
意の個数のブロックに分割する構成も本発明に含まれる
。
以上説明したように本発明は、高集積ＬＳＩのテスト時
において内部回路を分割することによって、ＬＳＩテス
トの容易化を実現している効果がある。
において内部回路を分割することによって、ＬＳＩテス
トの容易化を実現している効果がある。
第１図は本発明の第１の実施例を示す図、第２図は本発
明の第２の実施例を示す図、第３図は本発明の第３の実
施例を示す図である。 １・・・入力バッファ回路、２・・・出力バッファ回路
、３１〜３３・・・内部回路ブロック、４．５１〜５３
・・・選択回路。
明の第２の実施例を示す図、第３図は本発明の第３の実
施例を示す図である。 １・・・入力バッファ回路、２・・・出力バッファ回路
、３１〜３３・・・内部回路ブロック、４．５１〜５３
・・・選択回路。
Claims (1)
- 【特許請求の範囲】 １、内部回路と、外部端子からの入力信号を前記内部回
路へ供給するための入力バッファ回路と、前記内部回路
からの出力信号を外部端子へ供給するための出力バッフ
ァ回路とを有するＬＳＩにおいて、内部回路の任意の点
の引き出し信号群と、前記引き出し信号群とＬＳＩ外部
へ出力する信号群とを切り替えて出力バッファ回路へ供
給する選択回路とを有することを特徴とするＬＳＩテス
ト回路。 ２、内部回路と、外部端子からの入力信号を前記内部回
路へ供給するための入力バッファ回路と、前記内部回路
からの出力信号を外部端子へ供給するための出力バッフ
ァ回路とを有するＬＳＩにおいて、内部回路を複数に分
割したブロックと、入力バッファ回路から前記各ブロッ
クに分配される第１の信号群と、前記各ブロックの入力
側に設けられ前記第１の信号群と内部回路間の第２の信
号群とを切り替えて前記各ブロックへ供給する第１の選
択回路と、前記各ブロックの出力信号群を入力し複数ブ
ロックの内の特定の１ブロックの出力信号群を切り替え
て出力バッファ回路へ供給する第２の選択回路とを有す
ることを特徴とするＬＳＩテスト回路。 ３、内部回路と、外部端子からの入力信号を前記内部回
路へ供給するための入力バッファ回路と、前記内部回路
からの出力信号を外部端子へ供給するための出力バッフ
ァ回路とを有するＬＳＩにおいて、内部回路を複数に分
割したブロックと、前記複数のブロックのうちの任意の
ブロックの入力信号群および当該ブロックの出力信号群
の２つの信号群を切り替え、その出力信号群を当該ブロ
ック以外のブロックの入力に供給する選択回路とを有す
ることを特徴とするＬＳＩテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170947A JPH0460475A (ja) | 1990-06-28 | 1990-06-28 | Ｌｓｉテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170947A JPH0460475A (ja) | 1990-06-28 | 1990-06-28 | Ｌｓｉテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0460475A true JPH0460475A (ja) | 1992-02-26 |
Family
ID=15914328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2170947A Pending JPH0460475A (ja) | 1990-06-28 | 1990-06-28 | Ｌｓｉテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0460475A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231187A (ja) * | 1984-05-01 | 1985-11-16 | Nippon Telegr & Teleph Corp <Ntt> | テスト容易化回路構成法 |
| JPS62195169A (ja) * | 1986-02-21 | 1987-08-27 | Nec Corp | 大規模集積回路 |
| JPS62239545A (ja) * | 1986-04-11 | 1987-10-20 | Nec Corp | スキヤンパス回路内蔵形ゲ−トアレイマスタ− |
| JPS6314247A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | スキヤンパス制御方式 |
| JPH01217278A (ja) * | 1988-02-26 | 1989-08-30 | Mitsubishi Electric Corp | 集積回路 |
| JPH01265174A (ja) * | 1988-04-18 | 1989-10-23 | Matsushita Electric Ind Co Ltd | スキャンパス用シフトレジスタの検査方法とスキャンパス用シフトレジスタ |
-
1990
- 1990-06-28 JP JP2170947A patent/JPH0460475A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231187A (ja) * | 1984-05-01 | 1985-11-16 | Nippon Telegr & Teleph Corp <Ntt> | テスト容易化回路構成法 |
| JPS62195169A (ja) * | 1986-02-21 | 1987-08-27 | Nec Corp | 大規模集積回路 |
| JPS62239545A (ja) * | 1986-04-11 | 1987-10-20 | Nec Corp | スキヤンパス回路内蔵形ゲ−トアレイマスタ− |
| JPS6314247A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | スキヤンパス制御方式 |
| JPH01217278A (ja) * | 1988-02-26 | 1989-08-30 | Mitsubishi Electric Corp | 集積回路 |
| JPH01265174A (ja) * | 1988-04-18 | 1989-10-23 | Matsushita Electric Ind Co Ltd | スキャンパス用シフトレジスタの検査方法とスキャンパス用シフトレジスタ |
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