JPH01217633A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ型を示すタグを有するタグ付きデータ
用命令と、タグ無しデータ用命令とを解釈実行するデー
タ処理装置に関する。

〔従来の技術〕

ノイマン型の汎用のデータ処理装置（以下、計算機と称
す）は、その計算機固有のマクロ命令（以下命令と称す
）を持ち、命令は通常オペレーションの種類を示すオペ
コードとオペレーションの対象となるオペランドの所在
を示すオペランド指定子より成っている。そして、オペ
ランドの指定方法は、アドレッシングモードと呼ばれ、
様々な方法が提案されている。これらの計算機に共通な
特徴として、命令の扱うデータのデータ型がオペコード
によって一意的に決められていることが挙げられる。例
えば、同じオペランドに存在するデータでも、固定小数
点用の命令であれば、それを整数と見なして演算し、文
字列用の命令であれば、それを文字コードと見なして演
算すると言った具合である。

これに対して、プロシーディング　オブ　ロジック　プ
ログラミング　コンファレンス′８４（Ｐｒｏｃｅｅｄ
ｉｎｇ　ｏｆ　Ｌｏｇｉｃ　Ｐｒｏｇｒａｍ＋ｎｉｎｇ
　ＣｏｎｆｅｒｅｎｃｅＩ８４）の「パーソナル逐次型
推論マシンＰＳＩのハードウェア開発」に述べられてい
るプロローグ専用計算機では、各データの特定のビット
をタグとして割り当てて、タグにそのデータのデータ型
の情報を持たせている。そして、演算時には、タグを調
べてデータ型を判定しながら、演算の種類を変更するよ
うになっている。このようなタグアーキテクチャは、人
工知能向きの記号処理用言語を効率よく実行できるアー
キテクチャである。

以上述べた２種類の計算機アーキテクチャは、互いに独
立であり、組入れないものであった。しかしながら、知
識工学等のアプリケーションでは、前者が得意とする数
値処理と後者が得意とする非数値処理が共に必要であり
、両者を共に実行可能な計算機が必要とされている。

このような計算機の従来例としては、特開昭６２−９４
４０に記載されたものがあり、その概要は以下の通りで
ある。

タグ無しデータ用命令とタグ付きデータ用命令を同一計
算機内で解釈実行するには、両者を別モードの命令セッ
トとして、各命令セットには、他のモードへ移行する命
令を設けておく方法が考えられるが、モード移行が頻繁
になるとオーバーヘッドが無視できなくなる。そこで、
上記の公知例では、オペコード内にタグ付きデータを扱
う命令かどうかを示すビットを設け、命令デコーダにこ
れを判定する手段を設けて、両者を区別できるようにし
ている。

また、同一計算機内でタグ無しデータとタグ付きデータ
を格納しようとすれば、両者の語長を合わせておく必要
がある。例えば、３２ビツトマシンの場合には第４図に
示すような埋め込み型のデータ形式となる。この時、３
２ビツト長のデータは、第３図の（Ｑ）で示すようにポ
インタで外に引き出す必要があるが、このようなデータ
形式をイミデイエイトデータとして含む命令をリロケー
タブルにするためには、ポインタの値を絶対アドレスで
なくＰＣ（プログラム　カウンタ）相対値あるいはペー
スレジスタ相対値にしておかなければならない。そこで
、この様なタグ付きデータ用命令では、アドレス計算時
に、ポインタにＰＣあるいはペースレジスタの値を加算
して、正しいポインタの値を算出してやれば良い。その
ために、上記の公知例ではタグ付きデータ用命令だけに
許される上記のようなアドレッシングモードを設けるこ
とで、両方の命令を実行可能な計算機を実現している。

〔発明が解決しようとする課題〕

しかしながら上記の従来技術は、高速な命令実行の一般
的な手法であるパイプライン制御を用いた計算機におい
て、タグ付きデータ処理用命令の実行方法が明らかでな
く、この命令の実行効率が良くないという問題があった
。

本発明の目的は、命令内にタグ付きデータが含まれてい
る命令を効率よく実行するデータ処理装置を提供するに
ある。

〔課題を解決するための手段〕

上記の目的は、タグ付きデータを含む命令の実行時には
、命令をフェッチしたとき、既にタグがデータ処理装置
内に取り込まれているから、命令デコードの段階で命令
に含まれるタグとポインタを抽出し１次のサイクルでタ
グはタグ判定回路に送出して直ちにタグの種類の判定を
行い、これと同時にポインタはアドレス計算回路に送出
してプログラムカウンタ等との加算を行う構成とするこ
とにより達成される。

〔作用〕

タグの判定とアドレスの計算は互いに依存性がないので
、同時に並行して行うことが可能である。

これによって、アドレス計算を行ってから次段の命令実
行ステージでタグ判定を行っている従来技術に比べて、
タグ判定時間をアドレス計算時間に隠すことができるの
で、実行時間を短縮することが可能となる。

〔実施例〕

第１図は、本発明の一実施例を示すデータ処理装置の内
部構成のブロック図であり、詳しい説明は後述する。

第２図は、本実施例で説明するタグ付きデータ処理装置
内のレジスタの内で計算機のマクロ命令によってオペラ
ンドとして指定可能なものを示している。各レジスタは
３２ビツトの巾のものが３３本あり、プログラムカウン
タ（ｐｃ）以外は、いわゆる汎用レジスタと呼ばれるも
のである。レジスタの本数は本発明に本質的なものでは
ないが、ここでは３２本のレジスタがあるとして説明す
る。

第３図は、計算機で用いられるデータ形式を示したもの
であり基本語長は３２ビツトである。

（ａ）は、タグ無しデータであり、通常の計算機で多く
使用されている。（ｂ）は、第１のタグ付きデータであ
り、データの型を示すタグとデータが１ワード中に埋め
込まれている。本発明に於て、タグのビット長には、本
質的な問題ではないが、本実施例ではに＝４として説明
する。（ｃ）は、第２のタグ付きデータであり、最初の
３２ビツト（以下ポインタワードと呼ぶ）中には、デー
タ本体のデータ型を示すタグとデータ本体のメモリアド
レス（ポインタ）が格納されている。そして。

データはポインタで指示されるメモリ上に在る。

本発明に於て、前述のようにタグのビット長は本質的な
問題ではないが、本実施例ではＱ＝４として説明する。

また、ポインタで指示されるデータは、３２ビツトであ
る必然性もなく６４ビツトあるいはそれ以上でも本発明
は適用可能である。

（ｄ）は、第３のタグ付きデータであり、ポインタワー
ドには、タグと第１又は第２又は第３のタグ付きデータ
へのポインタが格納されている。

第４＠は、タグ付きデータの具体例を示したものである
。ｎ１１１．ｖａｒｉａｂｌｅ、ａｔｏｍ、ｓｈｏｒｔ
−ｉｎｔｅｇｅｒが、第３図（ｂ）に示した第１のタグ
付きデータの例であり、　ｌｏｎｇ−ｉｎｔｅｇｅｒ、
ｉｎｔｅｇｅｒｂｉｇ−ｎｕｍｂｅｒ、ｄｏｕｂｌｅ−
ｆｌｏａｔｉｎｇが、第３図（ｄ）に示した第３のタグ
付きデータの例である。前述したように、タグビット長
は、増減してもかまわないので、新しいデータ型を導入
することは容易である。

第５図は、本実施例の計算機で実行可能な命令のフォー
マットを示している。命令は、１６ビツトのオペレーシ
ョンワード５０　（ＯＰＷ）と、オペレーションの対象
となるオペランドの所在を示す１６ビツト以上のオペラ
ンド指定子５１　（ＯＰＳ）より成る。

オペレーションワード５０には、少なくともオペレーシ
ョンの種類を示すフィールドとその命令がタグ付きデー
タを扱えるかどうかを示すフィールドがある。本実施例
では、オペレーションワード５０の上位９ビツトが’１
１１１１１１００”　　である命令が、タグ付きデータ
を扱うことが可能であり。

その時のオペレーションは、下位７ビツトで示される。

オペランド指定子５１は、アドレッシングモードを示す
モード指定子（ＥＡ）５２とアドレス計算で使用するデ
ィスプレースメント（ｄｉｓｐ）５３より成る。

第６図は、モード指定子５２の詳細を示しており、各モ
ード指定子８ビツトはフィールド５４（Ｓｚ　）　、５
５　（ＭＯＤ）、および５６　（ＦＩＥＧＮＯ）よりな
っている。この各アドレッシングモードでのオペランド
アドレスの計算手順を、第７図と第８図を併用しながら
説明する。

ＭＯＤ５５が“０００”、“ＯＯ１”のものは第８図（
ａ）、（ｂ）に示すレジスタダイレクトモード、”０１
０”のものは第８図（ｃ）に示すレジスタ間接と呼ばれ
るアドレッシングモードであり、当業者には、周知のも
のである。ＭＯＤ５５が“０１１”のものは、オートイ
ンクリメントと呼ばれるアドレッシングモードであり、
第８図（ｄ）で示すように、フィールド５４が０の時に
は、フィールド５６で示されるレジスタに２が加算され
、フィールド５４が１の時には、フィールド５６で示さ
れるレジスタに４が加算される。

ＭＯＤ５５が“１００”のものは、オートデクリメント
と呼ばれるアドレッシングモードであり、第８図の（ｅ
）で示すようにオートインクリメントとは逆の動作をす
る。

ＭＯＤ５５が”　１０１　”　（７）ものは、レジスタ
相対と呼ばれるアドレッシングモードであり、第８図（
ｆ）で示すように、フィールド５４が０の時には、ディ
スプレースメント５３が第７図のタイプＩの形式となり
、これがフィールド５６で示されるレジスタに加算され
る。またフィールド５４が１の時には、第７図のタイプ
■が加算されてメモリ上のオペランドアドレスが算出さ
れる。

ＭＯＤ５５が“１１１”でフィールド５６が“００００
”のものは、アブソリュートと呼ばれるアドレッシング
モードであり、第８図の（ｇ）で示すように、フィール
ド５４がＯの時には、ディスプレースメント５３が第７
図のタイプ■の形式となり、これがそのままメモリ上の
オペランドアドレスとなる。またフィールド５４が１の
時にはタイプ■がそのままメモリ上のオペランドアドレ
スとなる。

ＭＯＤ５５が”　１１１”で、フィールド５６が“００
０１”のものは、イミデイエイトと呼ばれるアドレッシ
ングモードであり、第８図の（ｈ）で示すように、フィ
ールド５４が０の時には、ディスプレースメント５３が
第７図のタイプ■の形式となり、これがそのままオペラ
ンドとなる。またフィールド５４が１の時には、タイプ
■がそのままオペランドとなる。

ＭＯＤ５５が“１１１”で、フィールド５６が”　０１
０１”のものは、プログラムカウンタ相対と呼ばれるア
ドレッシングモードであり、第８図の（ｉ）で示すよう
にレジスタ相対アドレッシングモードと同様なオペラン
ドアドレスの算出手順をとる。

ＭＯＤ５５が“１１１”で、フィールド５６が”０１１
１”のものは、タグ付きイミデイエイトアドレッシング
モードと呼ぶ、タグ付きイミデイエイトアドレッシング
モードでは、第８図の（ｊ）で示すように、ディスプレ
ースメント５３が第７図のタイプ■、即ち４ビツトのタ
グと２８ビツトのポインタである形式となり、プログラ
ムカウンタの値にこのポインタを加算した値をポインタ
として持つ第３図で示すところの第２のオペランド形式
が、オペランドとなる。

ＭＯＤ５５が’１１０”のものも、タグ付きイミデイエ
イトアドレッシングモードと呼ぶ０本アドレッシングモ
ードは、前述のタグ付きイミデイエイトアドレッシング
モードと比べて、ペースレジスタが、プログラムカウン
タの代りにフィールド５６で示されるレジスタになるだ
けで、アドレス計算自体は同一である。

第９図は、前述したタグ付きデータ用命令とタグ無しデ
ータ用命令を共に実行可能な計算機の全体構成を示して
いる。命令実行装置１００（ＢＰυ）は、上記の命令を
解釈実行する。メモリ装置８００（ＭＭ）は、上記の命
令、あるいはデータを格納する。３２ビツト中のメモリ
アドレスバス５００（ＡＤＲＢＵＳ）　、および３２ビ
ツト中のメモリデータバス６００　（ＤＡＴＢＵＳ）は
これらの装置を接続する。

この構成で、本発明は、命令実行装置１００に適用され
るものなので、以下この部分について詳しく説明する。

第１図は、命令実行装置１００の内部構成を示すブロッ
ク図である。同図において、命令バッファ１１０　（Ｉ
　ＢＲ）　ニは、データバス６ｏｏを介してメモリ８０
０よりフェッチされた命令が格納される。アライナ１２
０　（ＡＬＮ）は、命令バッファ１１０内の命令から、
オペレーションワード５０、モード指定子５２．ディス
プレースメント５３を切りだす。

命令デコーダ１３０　（ＩＮＳＤＥＣ）は、信号線３４
０を介して与えられるオペレーションワード５０゜モー
ド指定子５２に従ってアドレス計算用エントリアドレス
は命令実行用のエントリアドレスを生成し、各々信号線
３８０と３９０に出力する。制御回路１４０　（Ａ−Ｃ
ＴＬ）は、アドレス計算に必要なレジスタクァイル１８
０　（ＡＲＰ）やアドレス計算用演算器１９０　（Ａ−
ＡＬＵ）等の制御信号４３０の生成を行う。タグ付き命
令か否かを判定するデコーダ１５０は、タグ付き命令が
信号線３４０を介して与えられると信号線３５０゜３６
０をそれぞれアサートする０分離回路１６０（ＳＥＰ）
は、信号線３５０がアサートされたときタグ付き命令か
らタグとポインタを切りだし、タグは信号線４１０を介
してタグレジスタ２００に格納され、ポインタは信号線
４００を介してアドレス計算用のディスプレースメント
レジスタ（ＤＩＳＰ）２０５に格納される。プログラム
カウンタ１７０（ＰＣ）はプログラムシーフェンスの制
御を行う。レジスタクァイル１８０（ＡＲＰ）には、第
２図のＡＲＯ−ＡＲ１５が物理的レジスタとして存在し
ている。演算器１９０　（Ａ−ＡＬＵ）は、アドレス計
算を行う。レジスタ２１０　（ＩＭＲ）は、タグ付命令
時に分離回路１６０で切りだされたポインタとプログラ
ムカウンタ１７０を加算して得られる新たなポインタが
格納されるレジスタである。また、イミデイエイトの時
にはイミデイエイトデータが格納される。レジスタクァ
イル２２０（ＥＲＦ）には、第２図のＥＲＯ〜ＥＲ１５
が物理的レジスタとして存在している。

演算器２３０　（Ｅ−ＡＬＵ）は、通常の算術・論理計
算の他に、信号線４７０から入力されるデータに信号線
４８０から入力されるタグを埋め込んでタグ付きデータ
を生成する機能を持つ。マスク回路２４０は、信号線４
７０から入力されるタグ付きデータのタグをマスクして
、タグを除いたデータを演算器２３０に供給する。タグ
切出回路２５０　（ＥＸＴ）は、信号線４７０から入力
されるタグ付きデータからタグ部分だけを切り出す回路
で、切り出されたタグはタグレジスタ２６０に格納され
る。制御回路２９０　（Ｅ−ＣＴＣ）は、マイクロプロ
グラム制御方式によって、命令実行のための制御信号４
３５の生成を行う。先に述べたレジスタクァイル２２ｏ
、演算器２３０．マスク回路２４０．タグ切出回路２５
ｏ、タグレジスタ２６０等は、すべてこの制御信号４３
５によって制御される。

ステータスフラグ３００　（ＲＭＢ）は、命令実行装置
１００の状態を示すフラグで、ｒＯＪの時リードモード
を示し、［１」の時ライトモードを示している。メモリ
アドレスレジスタ３１０（ＭＡＲ）は、メモリのアドレ
スを保持するレジスタで、アドレス計算によって算出さ
れたオペランドアドレスが格納される。また、タグ付き
命令の時には、ポインタワードのポインタが格納される
。

メモリライトデータレジスタ３２０　（ＭＷＲ）は、メ
モリ８００へ書き込むデータを保持するレジスタであり
、オペランドバッファレジスタ３３０（ＯＢＲ）は、メ
モリ８８０から読み出したデータを保持するレジスタで
ある。

以下、本発明に関わる部分のさらに詳細な説明を行う。

第１０図に制御回路２９０の内部構成を示す。

この制御回路は一般に、第１０図に示したよりも多くの
構成要素、信号線を有するが、本発明に直接関係のない
ものは省略しである。第１０図に於いて、制御メモリ２
９６　（Ｃ８）は、マイクロプログラムを格納し、マイ
クロ命令レジスタ２９５（ＭＩＲ）は、制御メモリ２９
６から読み出されたマイクロプログラムを保持する。マ
イクロプログラムアドレス・セレクタ２９７は、次に読
み出す制御メモリのアドレスを、信号線２８９に従って
、信号線２９９，３０１，３０３，３０５の中から選択
する。エントリ修飾回路２９１は、ステータスフラグ３
００の値によって制御回路２９０のエントリアドレス３
９０を修飾する回路であり、本実施例では、第１１図に
示すような回路によって構成できる。第１１図に於て、
信号線４６１には、エントリアドレス３９０の最下位ビ
ットが出力されており、信号線４６２にはそれ以外のビ
ットが出力されている。命令デコーダ１３０によって、
ステータスフラグ３００の値で修飾すべき命令のエント
リアドレスが生成されると、これをスケルトン命令検出
回路２９１ｏによって検出し、信号線２９１１が「１」
となり、制御メモリ２９６から最初に読み出すアドレス
２９９の最下位ビツトは、ステータスフラグ３００の出
力４９６となる。またスケルトン命令検出回路２９１Ｏ
の出力がｒＯＪの時には、アドレス２９９は、エントリ
アドレス４６０そのままとなる。本実施例では、最下位
ビットを修飾したが、他のビットでも可能なことは明白
である。

第１０図にもどって、タグ判定回路２９３は、マイクロ
プログラムで指定されるテストパ゛ターン３０４に従っ
て、タグレジスタ２００，２６０の出力４２０，４７５
の組み合わせにより、マイクロプログラムのジャンプア
ドレス３０３を修飾するオフセット３０２を生成する。

具体的には、第１２図に示すような機能を持つ論理によ
って構成でき、コノような論理は、ＲＯＭ　、　ＲＡ　
Ｍ　、　Ｐ　Ｌ　Ａ等を用いれば容易に実現可能である
。

ジャンプ先修飾回路２９２は、マイクロプログラムによ
って指定されるジャンプアドレス３０３をベースとして
、オフセット３０２で示される分だけ離れたジャンプア
ドレスを生成する回路であり、いわゆるマルチウェイジ
ャンプを行うものである０本実施例に於ては、第１３図
に示すような回路により構成することができる。第１３
図に於て、信号線３０３１は、ジャンプアドレス３０３
の下位４ビツトを示しており、信号線３０３２はそれ以
外のビットを示している。出力のジャンプアドレス３０
１の下位４ビツトには、信号線３０３１とオフセット３
０２の論理和が出力される。

以上のような構成の本発明の装置の動作を、タグ無しデ
ータ用命令とタグ付きデータ用命令を実行するときの各
動作例によって説明する。

（１）タグ無しデータ用命令の実行例 タグ無しデータ用命令の例として、ロード命令を取り上
げて説明する。第１４図（、）に示すＬｏａｄ命令は、
オペランド指定子１で指定されるオペランドにあるデー
タを、オペランド指定子２で指定されるオペランドに転
送する命令である。本実施例ではオペランド指定子１の
アドレッシングモードを３２ピツトイミゾイエイトとし
、オペランド指定子２のアドレッシングモードをレジス
タダイレクトとする。

このＬｏａｄ命令は、メモリ８００より読み出され、第
１５図に示すような形で命令バッファ１１０内に格納さ
れる。そして、アライナ１２０によりオペコードとモー
ド指定子が信号線３４０に出力され、命令デコーダ１３
０とタグ付き命令検出回路１５０に入力される。ここで
タグ無しデータ用命令であることが判明し、信号線３５
０，３６０はアサートされない。また命令デコーダ１３
０はタグ無しデータ用命令Ｌｏａｄのエントリアドレス
を信号線３９０に出力すると共に３２ビツトのイミデイ
エイトアドレッシングモードであることを解読し、イミ
デイエイトアドレッシングモード用のエントリアドレス
を信号線３８０に出力する。制御回路１４０は、アドレ
ス計算に必要な制御信号４３０を出力する。この時信号
線３４０には、アライナ１２０によって３２ピツトイミ
ゾイエイトデータも出力されている。タグとポインタの
分離回路１６０は、このイミデイエイトデータを入力と
するが、信号線３５０が「０」であるために。

そのままのデータを信号線４００上に出力する。

信号線４００上のイミデイエイトデータは、演算器１９
０をスルー状態で通過し、レジスタ２１０に格納され、
イミデイエイトアドレッシングモードのアドレス計算が
終了する。

一方、制御回路２９０昧、信号線３９０を介して入力さ
れるＬｏａｄ命令のエントリアドレスに従って、制御メ
モリ２９６からマイクロプログラムを読み出して、命令
実行用の制御信号を生成するが、Ｌｏａｄ命令がタグ無
しデータ用命令であるため、タグ判定回路２９７（第１
０図）は使用されない。

そして、レジスタ２１０内のイミデイエイトデータは、
マスク回路２４０をスルーして、更に演算器２３０をス
ルーして、レジスタクァイル２２０に格納され、Ｌｏａ
ｄ命令は完結する。

（２）タグ付きデータ用命令の実行例 タグ付きデータ用命令の例として、ロードコンスタント
命令を取り上げて説明する。第１４図（ｂ）に示すＬｃ
ｓｔｐ命令は、オペランド指定子１で指定されるオペラ
ンドにあるタグ付きデータを、オペランド指定子２で指
定されるオペランドに転送する命令である。この命令で
は、タグ付きデータの形式が、第３図（ｃ）又は（ｄ）
である時には、最初のワードだけが転送される。本実施
例では、オペランド指定子１のアドレッシングモードを
タグ付きイミデイエイトとし、オペランド指定子２のア
ドレッシングモードをレジスタダイレクトとする。

このＬｃｓｔｐ命令は、メモリ８００より読み出され、
第１６図に示すような形で命令バッファ１１０内に格納
される。そして、アライナ１２０によりオペコードとモ
ード指定子が信号線３４０に出力され、命令デコーダ１
３０とタグ付き命令検出回路１５０に入力される。ここ
でタグ付き命令であることが判明し、信号線３５０，３
６０がアサートされる。また命令デコーダ１３０は、こ
のタグ付きデータ用命令Ｌｃｓｔｐのエントリアドレス
を信号線３９０に出力すると共に、タグ付きイミデイエ
イトアドレッシングモードであることを解読し、タグ付
きイミデイエイトアドレッシングモード用のエントリア
ドレスを信号線３８０に出力する。

制御回路１４０は、信号線３６０上のエントリアドレス
に従って、アドレス計算に必要な制御信号４３０を出力
する。この時信号線３４０には、アライナ１２０によっ
て３２ビツトのタグ付きデータが出力されている。タグ
とポインタの分離回路１６０は、このタグ付きデータを
入力とし、信号線３５０が「１」であることから、タグ
を信号線４１０へ出力し、符号拡張したポインタを信号
線４００へ出力する。このポインタは、制御回路１４０
からの制御信号４３０により、プログラムカウンタ１７
０と演算器１９０で加算されて、命令レジスタ２１０及
びメモリアドレスレジスタ３１０に格納されて、タグ付
きイミデイエイトアドレス計算が終了する。

一方、制御回路２９０は、信号線３９０を介して入力さ
れるＬｃｓｔｐ命令エントリアドレスに従って、制御メ
モリ２９６からマイクロプログラムを読み出して、命令
実行用の制御信号を生成する。

Ｌｃｓｔｐ命令の仕様は、タグ２００中のタグとレジス
タ２１０中のポインタを合成してタグ付きデータとじて
レジスタクァイル２２０に格納することであるが、それ
に先立って定義されているタグか否かをチエツクする必
要がある。

本発明では、この時のタグの判定、即ち命令制御手段に
於けるタグの参照と、アドレス計算、即ちアドレス計算
手段に於けるポインタとプログラムカウンタとの加算を
、同時に行うのが特徴であり、この動作を第１７図を用
いて説明する。第１７図は、本実施例に於ける命令デコ
ード、アドレス計算、命令実行制御、命令実行のパイプ
ライン動作を説明する観点から第１図を簡略化したもの
である。タグ付き命令内のタグ付きデータは、分離回路
１６０によりタグとポインタに分離され、それぞれタグ
２００とディスプレースメント２０５に格納される。そ
して命令実行制御手段では、タグ２００の内容に従って
適切なマイクロプログラムが読み出されて、マイクロ命
令レジスタ２９５に格納される。一方アドレス計算手段
では、ポインタの格納されているディスプレースメント
２０５とプログラムカウンタ１７０の加算が行われて。

アドレスがレジスタ２１０に格納される。この様にして
、タグの判定とアドレス計算が、同時に並行して行われ
て、両者が完了すると直ちに演算器２３０によってレジ
スタ２１０内データにタグが埋め込まれて、レジスタク
ァイル２２０に格納され、Ｌｃｓｔｐ命令の実行は完結
する。

なお以上では、プログラムカウンタをベースとしたタグ
付きイミデイエイトアドレッシングモードを取り上げて
説明したが、第６図の別のタグ付きイミディエイトアド
レッシングモード（ＭＯＤ５５が”　１１０　”　）の
時も、ベースがプログラムカウンタからフィールド５６
で示されるレジスタに変わるだけで、Ｌｃｓｔｐ命令の
実行は同じ様に行える。

〔発明の効果〕

本発明によれば、命令内のタグの判定とオペランドの実
効アドレス計算が並行して行えるので、アドレス計算が
終了すると同時に、どの様な処理を行えば良いかが分る
。従って、オペランドがメモリアクセスの時には直ちに
メモリアクセスを起こすことが可能となり、またオペラ
ンドがレジスタアクセスの時には、メモリアクセスを起
こさずに直ちに演算が可能となり、実質的に命令の実行
時間が短縮されるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデータ処理装置の内部
構成のブロック図、第２図は本発明に用いられる汎用レ
ジスタの説明図、第３図は、本発明に用いられるデータ
形式を示す図、第４図はタグ付きデータの具体例を示す
図、第５図は本発明で実行可能な命令のフォーマットを
示す図、第６図は第５図の説明に用いられるアドレッシ
ングモードの詳細を示す図、第７図は第５図に示すディ
スプレースメント（ｄｉｓｐ）の形式を示す図、第８図
はオペランドの詳細を示す図、第９図は本発明が適用さ
れる計算機の全体構成を示す図、第１０図は、第１図に
示す制御回路の内部構成を示す図、第１１図は第１図に
示すエントリ修飾回路の一具体例の回路図、第１２図は
第１０図に示すタグ判定回路の動作説明に用いられる論
理図、第１３図は第１０図に示すジャンプ先修飾回路の
内部構成を示す図、第１４図は命令の具体的な実行例を
示す図、第１５図は本発明によるタグ無しデータ用命令
の実行例を説明するのに用いられる各部のデータを示す
図、第１６図は本発明によるタグ付きデータ用命令の実
行例を説明するのに用いられる各部のデータを示す図、
第１７図は本発明の特徴とするタグ付きデータ用命令の
実行動作の説明図である。１１０・・・命令バッファ、
１３０・・・命令デコーダ、１４０，２９０・・・制御
回路、１５０・・・デコーダ、１６０・・・分離回路、
１７ｏ・・・プログラムカウンタ、１９０，２３０・・
・演算器、２ｏＯ・・・タグレジスタ。

Claims (1)

【特許請求の範囲】
1. １、タグによつてその型が指定されるタク付データをオ
   ペランドとするタグ付きデータ用命令もしくはタグを有
   さないタグ無しデータをオペランドとするタグなしデー
   タ用命令が入力されたときにそれを受け取りセットする
   ための命令バッファと、該バッファにセットされた命令
   が上記タグ付データ用命令か否かをしらべ、タグ付きデ
   ータ用命令であればそのオペランド内のタグおよびアド
   レス情報をそれぞれ取り出し、かつ当該タグ付きデータ
   用命令のオペコードから命令実行用のエントリアドレス
   を生成する機能を有した命令デコード手段と、該手段に
   より取り出されたタグおよび命令実行用のエントリアド
   レスに応じて実行すべきマイクロプログラムのマイクロ
   命令を選択してこれを出力する機能を有した命令実行制
   御手段と、該手段による上記マイクロ命令選択動作と平
   行して同時動作し、上記デコード手段により取り出され
   たアドレス情報とそのときのプログラムカウンタの値と
   から演算用オペランドデータのアドレスを算出するアド
   レス計算手段と、該手段により算出されたオペランドア
   ドレスおよび上記命令実行制御手段により選択されたマ
   イクロ命令に従つて演算処理を実行する命令実行手段と
   を備えたことを特徴とするデータ処理装置。