JPH01217918A - 微細加工方法 - Google Patents
微細加工方法Info
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- JPH01217918A JPH01217918A JP4187388A JP4187388A JPH01217918A JP H01217918 A JPH01217918 A JP H01217918A JP 4187388 A JP4187388 A JP 4187388A JP 4187388 A JP4187388 A JP 4187388A JP H01217918 A JPH01217918 A JP H01217918A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は超高速光通信用の光源として用いる高周波変調
特性に優れた埋め込み部分の狭い半導体レーザ素子、あ
るいは高速性に優れたゲート長の短い電界効果トランジ
スタ等のデバイス製造工程で用いられる半導体結晶の微
細加工方法に関する。
特性に優れた埋め込み部分の狭い半導体レーザ素子、あ
るいは高速性に優れたゲート長の短い電界効果トランジ
スタ等のデバイス製造工程で用いられる半導体結晶の微
細加工方法に関する。
（従来の技術）
以下に一例として従来の加工技術を用いた高速変調用半
導体レーザの作製方法を第３図を用いながら説明する。
導体レーザの作製方法を第３図を用いながら説明する。
この構造はＩｎＰのｐ−ｎ接合の形成されている部分の
面積を小さくすることにより寄生容量を極力押さえるこ
とができ１ＯＧＨｚ以上の高速変調を可能にする事がで
きる。まず、ｎ型ＩｎＰ基板１上にｎ型ＩｎＰバフ７層
２．ＧａＩｎＡｓＰ活性層３ｒ ＩｎＰ保護層４を各
々１ ／１１１１ 、０ 、１ ｕｍ、 ０ 、１μｓ
成長する（ａ）。次にレジスト５を塗布した後、ガラス
マスクを用いて紫外線露光を行う、これを現像して隣接
する２本のストライプ窓６を形成した（ｂ）、ストライ
プ窓の幅はこの方法で最小０．５趣程度にすることが出
来る。次にレジストをマスクにしてＩｎＰバッファ層に
達する深さまでエツチングを行い２本の溝７を形成する
（Ｃ）９ レジス１へを除去した後、全面にｐ型Ｉｎ
Ｐクラッド層８を約１．５１１Ｍ、ｐ型ＧａＩｎＡｓＰ
コンタクト層９を０．５μｓ形成する（ｄ）。最後に選
択エツチングによりストライブ以外の活性層を除去する
（ｅ）。この方法では最初に形成した溝７の幅がそのま
まＩｎＰ接合の幅となるため出来るだけ細い溝の加工技
術が重要である。しかしながら溝形成のためのパターニ
ングを通常のレジストと紫外線露光装置を用いるリソグ
ラフィープロセスで行うと溝の幅を再現性よ＜０．５ｇ
以下に設定するのは困胃である。そのためＸ線露光装置
や電子線露光装置等の高価で大がかりな装置が必要とな
りプロセスも複雑になるという問題点があった６同様な
ことは電界効果トランジスタのゲート作製にも当てはま
り、０．５μｓ以下の短ゲーｌ−長を実現するのは容易
ではなかった。
面積を小さくすることにより寄生容量を極力押さえるこ
とができ１ＯＧＨｚ以上の高速変調を可能にする事がで
きる。まず、ｎ型ＩｎＰ基板１上にｎ型ＩｎＰバフ７層
２．ＧａＩｎＡｓＰ活性層３ｒ ＩｎＰ保護層４を各
々１ ／１１１１ 、０ 、１ ｕｍ、 ０ 、１μｓ
成長する（ａ）。次にレジスト５を塗布した後、ガラス
マスクを用いて紫外線露光を行う、これを現像して隣接
する２本のストライプ窓６を形成した（ｂ）、ストライ
プ窓の幅はこの方法で最小０．５趣程度にすることが出
来る。次にレジストをマスクにしてＩｎＰバッファ層に
達する深さまでエツチングを行い２本の溝７を形成する
（Ｃ）９ レジス１へを除去した後、全面にｐ型Ｉｎ
Ｐクラッド層８を約１．５１１Ｍ、ｐ型ＧａＩｎＡｓＰ
コンタクト層９を０．５μｓ形成する（ｄ）。最後に選
択エツチングによりストライブ以外の活性層を除去する
（ｅ）。この方法では最初に形成した溝７の幅がそのま
まＩｎＰ接合の幅となるため出来るだけ細い溝の加工技
術が重要である。しかしながら溝形成のためのパターニ
ングを通常のレジストと紫外線露光装置を用いるリソグ
ラフィープロセスで行うと溝の幅を再現性よ＜０．５ｇ
以下に設定するのは困胃である。そのためＸ線露光装置
や電子線露光装置等の高価で大がかりな装置が必要とな
りプロセスも複雑になるという問題点があった６同様な
ことは電界効果トランジスタのゲート作製にも当てはま
り、０．５μｓ以下の短ゲーｌ−長を実現するのは容易
ではなかった。
（発明が解決しようとする課題）
通常のレジスト、紫外線露光装置を用いるリソグラフィ
ー技術では０．！ｊ７ｚｍ以下の微細なストライブを形
成することは困難である。このため高速変調用のレーザ
においてはＩｎＰ埋め込み部の面積が必要以」二に大き
くなりやグく十分な高速応答が得られなか〕だ。また電
界効果］−ランジスタで０．５−以ｔのグー１−長を作
製するのも難し、く１分な高速特性が得ら汎なかった。
ー技術では０．！ｊ７ｚｍ以下の微細なストライブを形
成することは困難である。このため高速変調用のレーザ
においてはＩｎＰ埋め込み部の面積が必要以」二に大き
くなりやグく十分な高速応答が得られなか〕だ。また電
界効果］−ランジスタで０．５−以ｔのグー１−長を作
製するのも難し、く１分な高速特性が得ら汎なかった。
本発明は、このような問題点を克服するものであり通常
用いられる装置のみを用いて簡便に、０゜５４ｍ以ドの
幅の溝を再現性良く形成出来る微細加工方法の提供を「
１的としている。
用いられる装置のみを用いて簡便に、０゜５４ｍ以ドの
幅の溝を再現性良く形成出来る微細加工方法の提供を「
１的としている。
（課題を解決するための手段）
本発明は形成する溝の幅を０゜１４のサイズで制御でき
るようにするため結晶の段差を利用してエツチングマス
クの一部に自動的に不連続部分を生じせしめ、この不連
続部分に露出した結晶を所定量エツチング除去するもの
である。
るようにするため結晶の段差を利用してエツチングマス
クの一部に自動的に不連続部分を生じせしめ、この不連
続部分に露出した結晶を所定量エツチング除去するもの
である。
（作用）
本発明にかかる微細加工方法は結晶の段差部で生じるエ
ツチングマスクの不連続を用いている。
ツチングマスクの不連続を用いている。
この不連続部分の幅は０．１１Ｊ１ａ程度にすることが
可能であり、 従ってＯｏｌｌｒｍの幅の溝を再現性よ
く半導体結晶上に形成できる６ （実施例） 第１図は、本発明の第一の実施例による半導体レーザ素
子の製造工程を示す断面図である。
可能であり、 従ってＯｏｌｌｒｍの幅の溝を再現性よ
く半導体結晶上に形成できる６ （実施例） 第１図は、本発明の第一の実施例による半導体レーザ素
子の製造工程を示す断面図である。
まず、ｎ型ＩｎＰ基板１上にｎ型ＩｎＰバッファ層２（
約１−厚） ＊ Ｇ ａ Ｉ ｎ Ａ ｓ Ｐ活性層３
（１，５５４組成、０．１２４厚）、ＩｎＰ保護層４
（０，１７ｍ厚）をＭＯ−Ｃ：ＶＤ法により順次結晶
成長する（ａ）、次に（ｂ）に示す様に、 ＩｎＰ保護
層をＳｉＯ□膜１０をエツチングマスクとして塩酸によ
り選択エツチングしストライプ状のメサ１１を形成する
。メサの幅は約１．５−となるように形成する。またサ
イドエッチを０．２ｔｍｆｉＩｊｉ度かけておく。次に
ＳｉＨ，と０２を用いた熱ＣＶＤ法によりウェーハ全面
＆：Ｓｉ０．１０を５００Ａ形成する（ｃ）。この５ｉ
０２膜はエツチングマスクとしての役を果たすがｐ型Ｉ
ｎＰと活性層の境界部分ではサイドエッチで形成したＳ
ｉｏ、のひさしのためガスが回り込まず、段切扛を生じ
不連続となる。
約１−厚） ＊ Ｇ ａ Ｉ ｎ Ａ ｓ Ｐ活性層３
（１，５５４組成、０．１２４厚）、ＩｎＰ保護層４
（０，１７ｍ厚）をＭＯ−Ｃ：ＶＤ法により順次結晶
成長する（ａ）、次に（ｂ）に示す様に、 ＩｎＰ保護
層をＳｉＯ□膜１０をエツチングマスクとして塩酸によ
り選択エツチングしストライプ状のメサ１１を形成する
。メサの幅は約１．５−となるように形成する。またサ
イドエッチを０．２ｔｍｆｉＩｊｉ度かけておく。次に
ＳｉＨ，と０２を用いた熱ＣＶＤ法によりウェーハ全面
＆：Ｓｉ０．１０を５００Ａ形成する（ｃ）。この５ｉ
０２膜はエツチングマスクとしての役を果たすがｐ型Ｉ
ｎＰと活性層の境界部分ではサイドエッチで形成したＳ
ｉｏ、のひさしのためガスが回り込まず、段切扛を生じ
不連続となる。
ＳＥＭによる観察ではこの不連続部分１２の幅は０．１
癖であった。 次にウェーハをＧａＩｎＡＳＰの選択エ
ッチャントである硫酸、過酸化水素、水（４：１：１）
に浸しＳｉｎ、マスクの不連続部分の下の活性層３を除
去する（ｄ）。除去して形成した溝７の幅はエツチング
の時間により厳密に制御出来、０．３ＩＪＭとした。
癖であった。 次にウェーハをＧａＩｎＡＳＰの選択エ
ッチャントである硫酸、過酸化水素、水（４：１：１）
に浸しＳｉｎ、マスクの不連続部分の下の活性層３を除
去する（ｄ）。除去して形成した溝７の幅はエツチング
の時間により厳密に制御出来、０．３ＩＪＭとした。
この後、エツチングマスクをフッ化アンモニウム液によ
り除去したのち、Ｍ Ｏ−Ｃ’Ｖ Ｄ法によりウェーハ
全面にｐ型ＩｎＰクラッド層８ （１−５７７１１１８
） ＋ｐ型ＧａＩｎＡｓＰコンタクト層９ （０，５，
厚）を順次、成長した（ｅ）。 さらに外側の活性層を
選択的に除去した後（ｆ）、通常の電極プロセスにより
ｐ側にＡｕＺｎ電極パッド、ｎ側にＡ ｕ Ｇ ｅ全面
電極を形成した。ＳＥＭにより素子断面を観察したとこ
ろ幅０．３μＩのＩ ｎ Ｐ埋め込み幅が達成できてい
るのが確認できた。 しきい値は１０ｍＡ前後であり、
高速応答を測定した結果、１５ＧＨｚの応答特性が得ら
れた。
り除去したのち、Ｍ Ｏ−Ｃ’Ｖ Ｄ法によりウェーハ
全面にｐ型ＩｎＰクラッド層８ （１−５７７１１１８
） ＋ｐ型ＧａＩｎＡｓＰコンタクト層９ （０，５，
厚）を順次、成長した（ｅ）。 さらに外側の活性層を
選択的に除去した後（ｆ）、通常の電極プロセスにより
ｐ側にＡｕＺｎ電極パッド、ｎ側にＡ ｕ Ｇ ｅ全面
電極を形成した。ＳＥＭにより素子断面を観察したとこ
ろ幅０．３μＩのＩ ｎ Ｐ埋め込み幅が達成できてい
るのが確認できた。 しきい値は１０ｍＡ前後であり、
高速応答を測定した結果、１５ＧＨｚの応答特性が得ら
れた。
不連続部分をもつエツチングマスクを自動的に形成する
には次の方法でも良い、まず、第１図（ａ）と同様にｎ
型ＩｎＰ基板１上にｎ型ＩｎＰバッファ層２（約１μｓ
厚Ｌ ＧａＩｎＡｓＰ活性層３ （１，５５趣組成、
０．１２．ｃｉｍ厚）、ＩｎＰ保護層４ （０，１−厚
）をＭＯ−ＣＶＤ法により順次結晶成長する。
には次の方法でも良い、まず、第１図（ａ）と同様にｎ
型ＩｎＰ基板１上にｎ型ＩｎＰバッファ層２（約１μｓ
厚Ｌ ＧａＩｎＡｓＰ活性層３ （１，５５趣組成、
０．１２．ｃｉｍ厚）、ＩｎＰ保護層４ （０，１−厚
）をＭＯ−ＣＶＤ法により順次結晶成長する。
次にＩｎＰ保護層をＳｉｏ、膜をエツチングマスクとし
てＢｒ−メタノールによりエツチングし逆メサ状ストラ
イプを形成する。次に全面にネガレジストを塗布したの
ち全面を露光する。
てＢｒ−メタノールによりエツチングし逆メサ状ストラ
イプを形成する。次に全面にネガレジストを塗布したの
ち全面を露光する。
この時、逆メサの鋭角の角の影となる部分では露光され
ず現像後レジストがとぎれる。この後、ＧａＩｎＡｓＰ
活性層をエツチング除去する。あとの工程は第１の実施
例と同様に進めることが出来る。
ず現像後レジストがとぎれる。この後、ＧａＩｎＡｓＰ
活性層をエツチング除去する。あとの工程は第１の実施
例と同様に進めることが出来る。
またさらに次のようにしても不連続マスクを形成できる
。まず、第１図（ａ）と同様にｎ型ＩｎＰ基板１上にｎ
型ＩｎＰバッファ層２（約１ｕｍ厚）。
。まず、第１図（ａ）と同様にｎ型ＩｎＰ基板１上にｎ
型ＩｎＰバッファ層２（約１ｕｍ厚）。
ＧａＩｎＡｓＰ活性層３ （１，５５Ａｌ１組成、 ０
．１２４厚）。
．１２４厚）。
ＩｎＰ保護層４（０，１／ｊＩ１１厚）をＭＯ−ＣＶＤ
法により順次結晶成長する。次にＩｎＰ保護層をＳｉｏ
。
法により順次結晶成長する。次にＩｎＰ保護層をＳｉｏ
。
膜をエツチングマスクとして塩酸により選択エツチング
しストライプを形成する。またサイドエッチを０．２μ
ｓ程度かけておく。 このウェーハの全面にＡｕを蒸着
により形成する。 ５ｉｎ２のひさしの陰の部分では蒸
着されないため段切れを生じる。
しストライプを形成する。またサイドエッチを０．２μ
ｓ程度かけておく。 このウェーハの全面にＡｕを蒸着
により形成する。 ５ｉｎ２のひさしの陰の部分では蒸
着されないため段切れを生じる。
このＡｕをマスクとして活性層を選択エツチングする。
あとの工程は第１の実施例と同様である。
第２図は本発明の第２の実施例に係わる電界効果トラン
ジスタの製造工程を示す断面図である。
ジスタの製造工程を示す断面図である。
半絶縁性ＩｎＰ基板１上にキャリア濃度ｌＸｌ０１７（
ｆｆ−’のｎ型ＩｎＰ能動層１３、ｎ型Ｇ ａ Ｉ ｎ
Ａ ｓ Ｐ層１４、ＩｎＰ層１層上５層を各々０．３
１ｍ、 ０．１ｍ、０．１．結晶成長させた（ａ）、Ｉ
ｎＰ層の片側半分にＳｉｎ、膜１０を形成し、 これを
マスクとして塩酸でＩｎＰ層を選択的にエツチングした
（ｂ）、次にＩｎＰ層１層上５ａＩｎＡｓＰ層１４の段
差部分で不連続となるように熱ＣＶＤ法によりＳｉｎ、
１０を５００Ａ形成する（Ｃ）。
ｆｆ−’のｎ型ＩｎＰ能動層１３、ｎ型Ｇ ａ Ｉ ｎ
Ａ ｓ Ｐ層１４、ＩｎＰ層１層上５層を各々０．３
１ｍ、 ０．１ｍ、０．１．結晶成長させた（ａ）、Ｉ
ｎＰ層の片側半分にＳｉｎ、膜１０を形成し、 これを
マスクとして塩酸でＩｎＰ層を選択的にエツチングした
（ｂ）、次にＩｎＰ層１層上５ａＩｎＡｓＰ層１４の段
差部分で不連続となるように熱ＣＶＤ法によりＳｉｎ、
１０を５００Ａ形成する（Ｃ）。
不連続部分１２の幅はＯ，Ｌｔｌｍであった。前記不連
続部分より硫酸、過酸化水素、水を混合したエツチング
液を浸透させＧａｌｎＡｓＰ層１４の一部を選択的に０
．５ｐエツチング除去した後（ｄ）ＩｎＰ能動層１３上
にＡｕを蒸着して制御用のゲート電極１６を自己整合的
に形成した。さらにソース電極１７．ドレイン電極１８
を形成した。このようにして高速特性に優れたゲート長
０．５．ｃａｎの電界効果トランジスタを製造すること
が出来る。
続部分より硫酸、過酸化水素、水を混合したエツチング
液を浸透させＧａｌｎＡｓＰ層１４の一部を選択的に０
．５ｐエツチング除去した後（ｄ）ＩｎＰ能動層１３上
にＡｕを蒸着して制御用のゲート電極１６を自己整合的
に形成した。さらにソース電極１７．ドレイン電極１８
を形成した。このようにして高速特性に優れたゲート長
０．５．ｃａｎの電界効果トランジスタを製造すること
が出来る。
本発明によれば再現性良く結晶を微細加工できる。この
ため光デバイス、電気デバイスの諸特性、特に高速特性
を大幅に改善する事ができる。
ため光デバイス、電気デバイスの諸特性、特に高速特性
を大幅に改善する事ができる。
第１図は本発明による半導体レーザ素子の製造過程を示
す工程図、第２図は本発明による電界効果トランジスタ
の製造過程を示す工程図、第３図は従来例を示す図であ
る。 １・・・ＴｎＰ基板 ２・・・ｎ型ＩｎＰバッファ層
３・・・ＧａＩｎＡｓＰ活性層 ４・・・ＩｎＰ保護
層５・・・レジスト ６・・・ストライプ窓７・
・・溝 ８・・・ｐ型１ｎＰクラッド層９・・
・Ｐ型ＧａＩｎＡｓＰコンタクト層１０・・・ＳｉＯ□
１１・・・メサ１２・・・不連続部分
１３・・・ｎ型ＩｎＰ能動層１４−ｎ型ＧａＩｎＡｓＰ
層 １５− Ｉ ｎ Ｐ層１６・・・ゲート電極
１７・・・ソース電極１８・・・ドレイン電極 代理人 弁理士 則 近 憲 佑 同 松山光之 第１図 第１図 第２図 第２図 第３図 第３図
す工程図、第２図は本発明による電界効果トランジスタ
の製造過程を示す工程図、第３図は従来例を示す図であ
る。 １・・・ＴｎＰ基板 ２・・・ｎ型ＩｎＰバッファ層
３・・・ＧａＩｎＡｓＰ活性層 ４・・・ＩｎＰ保護
層５・・・レジスト ６・・・ストライプ窓７・
・・溝 ８・・・ｐ型１ｎＰクラッド層９・・
・Ｐ型ＧａＩｎＡｓＰコンタクト層１０・・・ＳｉＯ□
１１・・・メサ１２・・・不連続部分
１３・・・ｎ型ＩｎＰ能動層１４−ｎ型ＧａＩｎＡｓＰ
層 １５− Ｉ ｎ Ｐ層１６・・・ゲート電極
１７・・・ソース電極１８・・・ドレイン電極 代理人 弁理士 則 近 憲 佑 同 松山光之 第１図 第１図 第２図 第２図 第３図 第３図
Claims (2)
- （１）半導体基板上に第１の半導体層、第２の半導体層
を含む少なくとも２層を結晶成長させる工程と、前記第
２の半導体層を第１の半導体層に達する深さまでエッチ
ング処理して段差を形成する行程と、第１の半導体層と
第２の半導体層の段差部分で自動的に不連続となるエッ
チングマスクを形成する工程と前記エッチングマスクの
不連続部分に露出した第１の半導体層を選択的に所定幅
エッチング除去し溝を形成する工程と、前記溝の内部に
半導体結晶、金属、誘電体のうち少なくとも１つを形成
する工程とを含んでなることを特徴とする微細加工方法
。 - （２）半導体基板はＩｎＰ単結晶からなり、第１の半導
体層および第２の半導体層としてＧａｘＩｎ、−ｘＡｓ
ｙＰ１−ｙ結晶（０＜ｘ＜１、０＜ｙ＜１）を用いるこ
とを特徴とする請求項１記載の微細加工方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187388A JPH01217918A (ja) | 1988-02-26 | 1988-02-26 | 微細加工方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187388A JPH01217918A (ja) | 1988-02-26 | 1988-02-26 | 微細加工方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01217918A true JPH01217918A (ja) | 1989-08-31 |
Family
ID=12620384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187388A Pending JPH01217918A (ja) | 1988-02-26 | 1988-02-26 | 微細加工方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01217918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217255A (ja) * | 2004-01-30 | 2005-08-11 | Sharp Corp | 半導体レーザおよびその製造方法 |
-
1988
- 1988-02-26 JP JP4187388A patent/JPH01217918A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217255A (ja) * | 2004-01-30 | 2005-08-11 | Sharp Corp | 半導体レーザおよびその製造方法 |
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