JPH0691244B2 - ゲートターンオフサイリスタの製造方法 - Google Patents
ゲートターンオフサイリスタの製造方法Info
- Publication number
- JPH0691244B2 JPH0691244B2 JP59086830A JP8683084A JPH0691244B2 JP H0691244 B2 JPH0691244 B2 JP H0691244B2 JP 59086830 A JP59086830 A JP 59086830A JP 8683084 A JP8683084 A JP 8683084A JP H0691244 B2 JPH0691244 B2 JP H0691244B2
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- JP
- Japan
- Prior art keywords
- gto
- impurity region
- type
- type impurity
- region
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/904—Charge carrier lifetime control
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はGTO、特に大電力の高耐圧GTOの製造方法に関す
る。
る。
従来、大電力GTOにおける低オン電圧の素子構造とし
て、第１図に示すようなアノード短絡構造が一般に知ら
れている。図中、１はｎ形シリコン基板からなるｎ形ベ
ース領域、２はｐ形ベース領域、３はｐ形エミッタ領
域、４はｎ形エミッタ領域を各々示す。また、5,6,7は
各々ｐ形エミッタ領域3,p形ベース領域2,n形エミッタ領
域４にオーミック接触して設けられたアノード電極，ゲ
ート電極，カソード電極を示す。ここでアノード電極５
はｎ形ベース領域１とＰ形エミッタ領域３とを短絡して
いる。
て、第１図に示すようなアノード短絡構造が一般に知ら
れている。図中、１はｎ形シリコン基板からなるｎ形ベ
ース領域、２はｐ形ベース領域、３はｐ形エミッタ領
域、４はｎ形エミッタ領域を各々示す。また、5,6,7は
各々ｐ形エミッタ領域3,p形ベース領域2,n形エミッタ領
域４にオーミック接触して設けられたアノード電極，ゲ
ート電極，カソード電極を示す。ここでアノード電極５
はｎ形ベース領域１とＰ形エミッタ領域３とを短絡して
いる。
このようなアノード短絡構造を有するGTOでは、ターン
オフ時にｎ形ベース領域１内の残留キャリアがアノード
短絡部を通って引き抜かれるため、ｎ形ベース領域１の
キャリアライフタイムを短くする必要がなく、そのた
め、このアノード短絡構造を有するGTOでは通常のGTOに
比較して低オン電圧を実現できる。
オフ時にｎ形ベース領域１内の残留キャリアがアノード
短絡部を通って引き抜かれるため、ｎ形ベース領域１の
キャリアライフタイムを短くする必要がなく、そのた
め、このアノード短絡構造を有するGTOでは通常のGTOに
比較して低オン電圧を実現できる。
しかしながら高耐圧GTOにおいては、阻止電圧の面から
ｎ形ベース領域１の厚みを厚く設計する必要があるた
め、結局アノード短絡構造にあってもキャリアライフタ
イムを短くすることが要求される。この理由は、ｎ形ベ
ース領域１のキャリアライフタイムが長すぎると、ゲー
トターンオフ時のテール電流が長くなり、ターンオフ損
失の増大や最小オフ期間の増加をまねき、そのため高い
周波数での動作が困難となるからである。
ｎ形ベース領域１の厚みを厚く設計する必要があるた
め、結局アノード短絡構造にあってもキャリアライフタ
イムを短くすることが要求される。この理由は、ｎ形ベ
ース領域１のキャリアライフタイムが長すぎると、ゲー
トターンオフ時のテール電流が長くなり、ターンオフ損
失の増大や最小オフ期間の増加をまねき、そのため高い
周波数での動作が困難となるからである。
本発明は、これらの従来の問題点を解決するためになさ
れたもので、GTOの第3n形ベース領域にAuをドープし、
かつ阻止耐圧が1000〜2000V,2000〜3000V,3000〜5000V
の範囲のGTO素子を製造するには拡散温度をそれぞれ820
〜845℃,800〜830℃,760〜810℃に設定して拡散を行な
うことにより、ターンオン特性を犠牲にすることなくタ
ーンオフ特性を改善できるGTOの製造方法を提供するこ
とを目的としている。
れたもので、GTOの第3n形ベース領域にAuをドープし、
かつ阻止耐圧が1000〜2000V,2000〜3000V,3000〜5000V
の範囲のGTO素子を製造するには拡散温度をそれぞれ820
〜845℃,800〜830℃,760〜810℃に設定して拡散を行な
うことにより、ターンオン特性を犠牲にすることなくタ
ーンオフ特性を改善できるGTOの製造方法を提供するこ
とを目的としている。
以下本発明の実施例を図について説明する。
第２図は本発明の一実施例によるGTOの製造方法を説明
するため素子の断面を示す。
するため素子の断面を示す。
まず、ｎ形Si基板200の両面にｐ形不純物、例えばガリ
ウムあるいはアルミニウム等を拡散してｐ形領域22を形
成し、片面のｐ形領域をラッピング等の方法によって除
去し、このラッピングした面（アノード面201）側に所
定のパターンを形成し、しかる後ボロン等のｐ形不純物
を拡散してｐ形エミッタ領域23を形成する。なお、この
ｐ形エミッタ領域23を形成するに際し、まずアノード短
絡部に相当するn+領域23aを選択的に形成し、つづいて
全面にGa等のｐ形不純物を拡散し、ｐ形エミッタ領域23
を形成しても良い。この場合n+領域23aの濃度がｐ形不
純物の濃度より充分高いことが必要である。
ウムあるいはアルミニウム等を拡散してｐ形領域22を形
成し、片面のｐ形領域をラッピング等の方法によって除
去し、このラッピングした面（アノード面201）側に所
定のパターンを形成し、しかる後ボロン等のｐ形不純物
を拡散してｐ形エミッタ領域23を形成する。なお、この
ｐ形エミッタ領域23を形成するに際し、まずアノード短
絡部に相当するn+領域23aを選択的に形成し、つづいて
全面にGa等のｐ形不純物を拡散し、ｐ形エミッタ領域23
を形成しても良い。この場合n+領域23aの濃度がｐ形不
純物の濃度より充分高いことが必要である。
このようにして形成されたGTO基板のラッピング面（ア
ノード面201）と反対側（カソード面202）の所定の位置
にｎ形不純物を拡散してｎ形エミッタ領域24を形成す
る。
ノード面201）と反対側（カソード面202）の所定の位置
にｎ形不純物を拡散してｎ形エミッタ領域24を形成す
る。
そして上記素子にAu28を拡散法によってドーピングし、
ｎ形ベース領域21のキャリアライフタイムを短くする。
このAu28をドーピングするには、上記のようにしてｎ形
不純物の拡散を完了したシリコンウエハ200のアノード
面201側の絶縁膜をフッ酸等で完全に除去し、その後Au
を蒸着等の方法で該アノード面201側に付着させ、この
シリコンウエハを拡散炉の中に入れて拡散を行う。そし
てこのAu28のドーピング量は拡散時間と拡散温度で決定
されるが、一般にドーピング量は、拡散温度を25〜30分
毎に種々変えることによってコントロールされる。
ｎ形ベース領域21のキャリアライフタイムを短くする。
このAu28をドーピングするには、上記のようにしてｎ形
不純物の拡散を完了したシリコンウエハ200のアノード
面201側の絶縁膜をフッ酸等で完全に除去し、その後Au
を蒸着等の方法で該アノード面201側に付着させ、この
シリコンウエハを拡散炉の中に入れて拡散を行う。そし
てこのAu28のドーピング量は拡散時間と拡散温度で決定
されるが、一般にドーピング量は、拡散温度を25〜30分
毎に種々変えることによってコントロールされる。
第３図中の曲線（ａ）は耐圧1000〜2000VクラスのGTOに
おけるターンオフ損失Poff及びオン電圧VTMと金拡散温
度との依存特性を示す。1000〜2000V耐圧のGTOでは、通
常シリコン基板の比抵抗としては50〜100Ω−cm程度の
比抵抗が用いられ、この時のｎベース層の厚みは要求さ
れる遮断電流によって異なるが、数100A以上のGTOでは
通常250〜300μｍである。図においてオン電圧VTMは金
拡散温度845℃あたりから急激に大きくなる。一方、タ
ーンオフ損失Poffは金拡散温度の上昇とともに小さくな
ってくる。両特性を考慮すると耐圧1000〜2000VのGTOに
対しては、820〜845℃の金拡散温度で拡散すると、ター
ンオフ損失Poffとオン電圧VTMの相関が良くなり、VTMが
大きくなることなくPoffを低減できる。
おけるターンオフ損失Poff及びオン電圧VTMと金拡散温
度との依存特性を示す。1000〜2000V耐圧のGTOでは、通
常シリコン基板の比抵抗としては50〜100Ω−cm程度の
比抵抗が用いられ、この時のｎベース層の厚みは要求さ
れる遮断電流によって異なるが、数100A以上のGTOでは
通常250〜300μｍである。図においてオン電圧VTMは金
拡散温度845℃あたりから急激に大きくなる。一方、タ
ーンオフ損失Poffは金拡散温度の上昇とともに小さくな
ってくる。両特性を考慮すると耐圧1000〜2000VのGTOに
対しては、820〜845℃の金拡散温度で拡散すると、ター
ンオフ損失Poffとオン電圧VTMの相関が良くなり、VTMが
大きくなることなくPoffを低減できる。
第３図中の曲線（ｂ）は耐圧2000〜3000VクラスのGTOに
おけるPoff及びVTMと金拡散温度との依存特性を示す。2
000〜3000VクラスのGTOでは通常シリコン基板の比抵抗
としては100〜160Ω−cm程度の比抵抗が用いられ、この
時のｎベース層の厚みは要求される遮断電流によって異
なるが、数100A以上のGTOでは通常350〜450μｍであ
る。この場合、金拡散温度830℃あたりで急激にVTMが増
大する。従って耐圧2000〜3000VクラスのGTOでは、800
〜830℃の金拡散温度での拡散が特性的に最適である。
おけるPoff及びVTMと金拡散温度との依存特性を示す。2
000〜3000VクラスのGTOでは通常シリコン基板の比抵抗
としては100〜160Ω−cm程度の比抵抗が用いられ、この
時のｎベース層の厚みは要求される遮断電流によって異
なるが、数100A以上のGTOでは通常350〜450μｍであ
る。この場合、金拡散温度830℃あたりで急激にVTMが増
大する。従って耐圧2000〜3000VクラスのGTOでは、800
〜830℃の金拡散温度での拡散が特性的に最適である。
第３図中の曲線（ｃ）は耐圧3000〜5000VクラスのGTOに
対するPoff及びVTMと金拡散温度との依存特性を示す。
耐圧3000〜5000VクラスのGTOでは通常シリコン基板の比
抵抗としては160〜250Ω−cm程度の比抵抗が用いられ、
この時の要求されるｎベース層の厚みは遮断電流によっ
て異なるが、数100A以上のGTOでは通常450〜600μｍで
ある。この場合、金拡散温度810℃あたりで急激にVTMが
増大する。従って耐圧3000〜5000VクラスのGTOでは760
〜810℃の範囲の金拡散温度での拡散が特性的に適当で
ある。
対するPoff及びVTMと金拡散温度との依存特性を示す。
耐圧3000〜5000VクラスのGTOでは通常シリコン基板の比
抵抗としては160〜250Ω−cm程度の比抵抗が用いられ、
この時の要求されるｎベース層の厚みは遮断電流によっ
て異なるが、数100A以上のGTOでは通常450〜600μｍで
ある。この場合、金拡散温度810℃あたりで急激にVTMが
増大する。従って耐圧3000〜5000VクラスのGTOでは760
〜810℃の範囲の金拡散温度での拡散が特性的に適当で
ある。
第４図はアノード短絡構造を有するGTO,一般の逆阻止GT
Oにおいて最小ターンオフ時間とVTMとの関係を耐圧3000
〜5000VのGTOを例にとって示したもので、各耐圧クラス
に関して比較されている。図において曲線Ａは本実施例
のアノード短絡構造を有するGTOにAuを拡散し、ｎベー
ス層のライフタイムを制御する方法によるGTOにおける
特性を示し、曲線Ｂは逆阻止型GTOにおける特性を示
す。図から明かなように、本実施例GTOは通常の逆阻止
形GTOに比較して、同じVTMで、最小ターンオフ期間、即
ちゲートオフ信号が入ってから次のオン信号が入ること
が許される最小時間が著しく短くなっていることがわか
る。このことはAu拡散型アノード短絡GTOは高周波動作
に適しているという特長も有していることとなる。
Oにおいて最小ターンオフ時間とVTMとの関係を耐圧3000
〜5000VのGTOを例にとって示したもので、各耐圧クラス
に関して比較されている。図において曲線Ａは本実施例
のアノード短絡構造を有するGTOにAuを拡散し、ｎベー
ス層のライフタイムを制御する方法によるGTOにおける
特性を示し、曲線Ｂは逆阻止型GTOにおける特性を示
す。図から明かなように、本実施例GTOは通常の逆阻止
形GTOに比較して、同じVTMで、最小ターンオフ期間、即
ちゲートオフ信号が入ってから次のオン信号が入ること
が許される最小時間が著しく短くなっていることがわか
る。このことはAu拡散型アノード短絡GTOは高周波動作
に適しているという特長も有していることとなる。
以上のように本発明に係るGTOの製造方法によれば、第3
n形ベース領域にAuをドープし、かつ阻止耐圧が1000〜2
000V,2000〜3000V,3000〜5000Vの範囲のGTO素子を製造
するには拡散温度をそれぞれ820〜845℃,800〜830℃,76
0〜810℃に設定して拡散を行なうことにより、該領域の
ライフタイムを短くしたので、オン電圧が大きくなって
しまうことなくターンオフ損失を小さくでき、ターンオ
フ特性を向上できる効果がある。
n形ベース領域にAuをドープし、かつ阻止耐圧が1000〜2
000V,2000〜3000V,3000〜5000Vの範囲のGTO素子を製造
するには拡散温度をそれぞれ820〜845℃,800〜830℃,76
0〜810℃に設定して拡散を行なうことにより、該領域の
ライフタイムを短くしたので、オン電圧が大きくなって
しまうことなくターンオフ損失を小さくでき、ターンオ
フ特性を向上できる効果がある。
第１図は従来のGTOを説明するためのGTOウエハの断面
図、第２図は本発明の一実施例によるGTOの製造方法を
説明するためのGTOウエハの断面図、第３図はGTOのター
ンオフ損失Poff及びオン電圧VTMと金拡散温度との依存
関係を説明するための特性図、第４図はGTOのオン電圧V
TMと最小ターンオフ期間との関係を説明するための特性
図である。 21…ｎ形不純物第３領域、22…ｐ形不純物第２領域、23
…ｐ形不純物第４領域、24…ｎ形不純物第１領域、200
…半導体基板、201…第２の主表面、202…第１の主表
面。 なお図中同一符号は同一又は相当部分を示す。
図、第２図は本発明の一実施例によるGTOの製造方法を
説明するためのGTOウエハの断面図、第３図はGTOのター
ンオフ損失Poff及びオン電圧VTMと金拡散温度との依存
関係を説明するための特性図、第４図はGTOのオン電圧V
TMと最小ターンオフ期間との関係を説明するための特性
図である。 21…ｎ形不純物第３領域、22…ｐ形不純物第２領域、23
…ｐ形不純物第４領域、24…ｎ形不純物第１領域、200
…半導体基板、201…第２の主表面、202…第１の主表
面。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】第１、第２の主表面を有する半導体基板に
上記第１の主表面から順に配設された第1n形不純物領
域、第2p形不純物領域、第3n形不純物領域、第4p形不純
物領域、上記第3n形不純物領域の上記第２の主表面側で
上記第4p形不純物領域と互いに隣接する第５n+形不純物
領域と、 半導体基板の上記第２の主表面上に配設され上記第4p形
不純物領域、上記第５n+形不純物領域を短絡する電極と
を備えたアノードショート形のゲートターンオフサイリ
スタ（以下GTOと記す）の製造方法において、 阻止耐圧が1000〜2000V、2000〜3000V、3000〜5000Vの
範囲のGTO素子を製造する際には拡散温度をそれぞれ820
〜845℃、800〜830℃、760〜810℃に設定して上記第3n
形不純物領域に金を拡散することを特徴とするGTOの製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086830A JPH0691244B2 (ja) | 1984-04-27 | 1984-04-27 | ゲートターンオフサイリスタの製造方法 |
| US06/725,632 US4662957A (en) | 1984-04-27 | 1985-04-22 | Method of producing a gate turn-off thyristor |
| DE8585302920T DE3586217T2 (de) | 1984-04-27 | 1985-04-25 | Gto-thyristor und verfahren zu dessen herstellung. |
| EP85302920A EP0160525B1 (en) | 1984-04-27 | 1985-04-25 | A gate turn-off thyristor and a method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086830A JPH0691244B2 (ja) | 1984-04-27 | 1984-04-27 | ゲートターンオフサイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60231363A JPS60231363A (ja) | 1985-11-16 |
| JPH0691244B2 true JPH0691244B2 (ja) | 1994-11-14 |
Family
ID=13897726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086830A Expired - Lifetime JPH0691244B2 (ja) | 1984-04-27 | 1984-04-27 | ゲートターンオフサイリスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4662957A (ja) |
| EP (1) | EP0160525B1 (ja) |
| JP (1) | JPH0691244B2 (ja) |
| DE (1) | DE3586217T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269556A (ja) * | 1985-09-20 | 1987-03-30 | Mitsubishi Electric Corp | アノ−ド短絡型ゲ−トタ−ンオフサイリスタの製造方法 |
| JP2604580B2 (ja) * | 1986-10-01 | 1997-04-30 | 三菱電機株式会社 | アノード短絡形ゲートターンオフサイリスタ |
| DE3742638A1 (de) * | 1987-12-16 | 1989-06-29 | Semikron Elektronik Gmbh | Gto-thyristor |
| JP2706120B2 (ja) * | 1988-02-12 | 1998-01-28 | アゼア ブラウン ボヴェリ アクチェンゲゼルシャフト | Ｇｔｏパワーサイリスタ |
| US5072312A (en) * | 1988-03-15 | 1991-12-10 | Siemens Aktiengesellschaft | Thyristor with high positive and negative blocking capability |
| JPH0247874A (ja) * | 1988-08-10 | 1990-02-16 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
| US5248622A (en) * | 1988-10-04 | 1993-09-28 | Kabushiki Kashiba Toshiba | Finely controlled semiconductor device and method of manufacturing the same |
| EP0409010A1 (de) * | 1989-07-19 | 1991-01-23 | Asea Brown Boveri Ag | Abschaltbares Leistungshalbleiterbauelement |
| DE3941932A1 (de) * | 1989-12-19 | 1991-06-20 | Eupec Gmbh & Co Kg | Verfahren zum herstellen von anodenseitigen kurzschluessen in thyristoren |
| US5240865A (en) * | 1990-07-30 | 1993-08-31 | Texas Instruments Incorporated | Method of forming a thyristor on an SOI substrate |
| US5352910A (en) * | 1992-04-07 | 1994-10-04 | Tokyo Denki Seizo Kabushiki Kaisha | Semiconductor device with a buffer structure |
| JPH06216372A (ja) * | 1992-12-17 | 1994-08-05 | Siemens Ag | Ｇｔｏサイリスタ |
| KR101149297B1 (ko) * | 2008-12-19 | 2012-05-25 | 삼성전자주식회사 | 이중 모드 탄성파 센서, 그 제조 방법 및 이를 이용한 바이오 센서 시스템 |
| US11637016B2 (en) | 2013-12-11 | 2023-04-25 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
| US9355853B2 (en) * | 2013-12-11 | 2016-05-31 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE1439347A1 (de) * | 1964-03-18 | 1968-11-07 | Siemens Ag | Verfahren zum Herstellen eines Halbleiterstromtores vom pnpn-Typ |
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-
1984
- 1984-04-27 JP JP59086830A patent/JPH0691244B2/ja not_active Expired - Lifetime
-
1985
- 1985-04-22 US US06/725,632 patent/US4662957A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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