JPH01220521A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01220521A JPH01220521A JP63044991A JP4499188A JPH01220521A JP H01220521 A JPH01220521 A JP H01220521A JP 63044991 A JP63044991 A JP 63044991A JP 4499188 A JP4499188 A JP 4499188A JP H01220521 A JPH01220521 A JP H01220521A
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- JP
- Japan
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- gate
- load
- transistor
- wiring
- cmos
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ型トランジスタとバイポーラ型トラン
ジスタを同一チップ上に形成された半導体集積回路装置
に関し；特にゲートアレイ型半導体集積回路に関する。
ジスタを同一チップ上に形成された半導体集積回路装置
に関し；特にゲートアレイ型半導体集積回路に関する。
従来、この種のゲートアレイ型ＬＳＩは、全ての内部ゲ
ートの構成がＣＭＯＳ型トランジスタによる論理回路と
、バイポーラ型トランジスタによる出力段から構成され
ている。
ートの構成がＣＭＯＳ型トランジスタによる論理回路と
、バイポーラ型トランジスタによる出力段から構成され
ている。
第３図はかかる従来の一例を説明するためのゲートアレ
イ型ＬＳＩチップの回路図である。
イ型ＬＳＩチップの回路図である。
第３図に示すように、かかるＬＳＩチップ１１はＣＭＯ
Ｓ型トランジスタとバイポーラ型トランジスタを同一チ
ップ上に形成したゲートアレイ型ＬＳＩであり、ＣＭＯ
Ｓ型トランジスタの論理回路部は二人力ＮＡＮＤ回路を
形成する内部ゲート１３を有し、これらを配線１６で接
続する一方、ＰチャネルＭＯＳ）ランリスタとＮチャネ
ルＭＯＳトランジスタとの間にはある特定のインピーダ
ンス回路１４を接続し且つＮチャネルＭｏＳトランジス
タとグランドとの間にはある特定のインピーダンス回路
１４′を接続して構成される。しかも、内部ゲート１３
の出力段はｎｐｎバイポーラトランジスタ１５によって
トーテムポール回路の形式で構成される。
Ｓ型トランジスタとバイポーラ型トランジスタを同一チ
ップ上に形成したゲートアレイ型ＬＳＩであり、ＣＭＯ
Ｓ型トランジスタの論理回路部は二人力ＮＡＮＤ回路を
形成する内部ゲート１３を有し、これらを配線１６で接
続する一方、ＰチャネルＭＯＳ）ランリスタとＮチャネ
ルＭＯＳトランジスタとの間にはある特定のインピーダ
ンス回路１４を接続し且つＮチャネルＭｏＳトランジス
タとグランドとの間にはある特定のインピーダンス回路
１４′を接続して構成される。しかも、内部ゲート１３
の出力段はｎｐｎバイポーラトランジスタ１５によって
トーテムポール回路の形式で構成される。
第４図は第３図に示すＬＳＩチップの負荷容量に対する
ゲート遅延時間の特性図である。
ゲート遅延時間の特性図である。
第４図に示すように、１７はＣＭＯＳ型トランジスタで
構成された内部ゲートの遅延特性を表わし、１８はバイ
ポーラ・ＣＭＯ３混在型の内部ゲートの遅延特性を表わ
している。負荷容量が０〜Ｃ５まではＣＭＯＳ型トラン
ジスタのみの内部ゲートのみの方が遅延時間（ｔｐａ）
が少なく、負荷容量が大、すなわちＣ３以上になるとバ
イポーラ・ＣＭＯ３混在型の内部ゲートの方が遅延時間
が少なくなる。
構成された内部ゲートの遅延特性を表わし、１８はバイ
ポーラ・ＣＭＯ３混在型の内部ゲートの遅延特性を表わ
している。負荷容量が０〜Ｃ５まではＣＭＯＳ型トラン
ジスタのみの内部ゲートのみの方が遅延時間（ｔｐａ）
が少なく、負荷容量が大、すなわちＣ３以上になるとバ
イポーラ・ＣＭＯ３混在型の内部ゲートの方が遅延時間
が少なくなる。
上述した従来のＣＭＯＳ型トランジスタとバイポーラ型
トランジスタを同一チップ上に形成したゲートアレイ型
ＬＳＩの内部ゲートは、負荷容量が小さい時、出力段の
バイポーラ型トランジスタのなめＣＭ ＯＳ型トランジ
スタのみによるゲート回路よりもゲート遅延時間がおそ
くなるという欠点があり、しかも消費電力が大きいとい
う欠点がある。
トランジスタを同一チップ上に形成したゲートアレイ型
ＬＳＩの内部ゲートは、負荷容量が小さい時、出力段の
バイポーラ型トランジスタのなめＣＭ ＯＳ型トランジ
スタのみによるゲート回路よりもゲート遅延時間がおそ
くなるという欠点があり、しかも消費電力が大きいとい
う欠点がある。
本発明の目的は、負荷容量の大小に応じてゲート遅延時
間を小さくし且つ低消費電力の半導体集積回路装置を提
供することにある。
間を小さくし且つ低消費電力の半導体集積回路装置を提
供することにある。
本発明の半導体ｓ、積回路装置、すなわちゲートアレイ
ＬＳＩは、配線容量やファンアウト等の負荷が小さいと
き内部ゲートにＣＭＯＳ型トランジスタのみの論理回路
を使用し、配線容量とファンアウト数の負荷の大きいと
き、内部ゲートをＣＭＯＳ型トランジスタとバイポーラ
型トランジスタによって構成している。
ＬＳＩは、配線容量やファンアウト等の負荷が小さいと
き内部ゲートにＣＭＯＳ型トランジスタのみの論理回路
を使用し、配線容量とファンアウト数の負荷の大きいと
き、内部ゲートをＣＭＯＳ型トランジスタとバイポーラ
型トランジスタによって構成している。
特に、ＣＭＯＳ型トランジスタのみの内部ゲートと、Ｃ
ＭＯＳ型トランジスタの内部ゲートに出力段としてバイ
ポーラ型トランジスタのバッファ回路を付加した内部ゲ
ートとを負荷状態によってコンタクトおよび配線を用い
接続変更を可能とするものである。
ＭＯＳ型トランジスタの内部ゲートに出力段としてバイ
ポーラ型トランジスタのバッファ回路を付加した内部ゲ
ートとを負荷状態によってコンタクトおよび配線を用い
接続変更を可能とするものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すＬＳＩチップの回
路図である。
路図である。
第１図に示すように、１は基板上にＣＭＯＳ型トランジ
スタとバイポーラ型トランジスタとを混在して形成した
ゲートアレイＬＳＩであり、このＬＳＩチップ１におけ
る内部ゲート２は配線６の配線容量がＣ５以下と小さい
なめ、ＣＭＯＳ型トランジスタのみで形成された２人力
ＮＡＮＤ回路を示す。この内部ゲート２のうち点線で示
す回路は、未使用のバイポーラ型トランジスタ５と未使
用のある特定のインピーダンス素子４を示すが、これら
の回路は拡散工程まで終了しており、配線を変更するこ
とによってＣＭＯＳ型トランジスタのみの論理回路を形
成している。また、内部ゲート３は配線７の配線容量が
太きくＣｓ以上であるため、ＣＭＯＳ型トランジスタの
内部ゲート回路にバイポーラ型トランジスタによって構
成される出力段を付加した２人力ＮＡＮＤ回路３を形成
している。このような内部ゲート３のように、配線長が
長くなりファンアウトが多くなって負荷が大きくなると
、負荷の駆動能力の高いバイポーラ型トランジスタによ
る出力段を付加することによって、負荷に対するゲート
遅延時間の依存性を小さくしている。
スタとバイポーラ型トランジスタとを混在して形成した
ゲートアレイＬＳＩであり、このＬＳＩチップ１におけ
る内部ゲート２は配線６の配線容量がＣ５以下と小さい
なめ、ＣＭＯＳ型トランジスタのみで形成された２人力
ＮＡＮＤ回路を示す。この内部ゲート２のうち点線で示
す回路は、未使用のバイポーラ型トランジスタ５と未使
用のある特定のインピーダンス素子４を示すが、これら
の回路は拡散工程まで終了しており、配線を変更するこ
とによってＣＭＯＳ型トランジスタのみの論理回路を形
成している。また、内部ゲート３は配線７の配線容量が
太きくＣｓ以上であるため、ＣＭＯＳ型トランジスタの
内部ゲート回路にバイポーラ型トランジスタによって構
成される出力段を付加した２人力ＮＡＮＤ回路３を形成
している。このような内部ゲート３のように、配線長が
長くなりファンアウトが多くなって負荷が大きくなると
、負荷の駆動能力の高いバイポーラ型トランジスタによ
る出力段を付加することによって、負荷に対するゲート
遅延時間の依存性を小さくしている。
第２図は本発明の第二の実施例を示すＬＳＩチップの回
路図である。
路図である。
第２図に示すように、かかるＬＳＩデツプ１の内部ゲー
ト２は配線の負荷容量が小さいため、ＣＭＯＳ型トラン
ジスタのみで形成された２人力ＮＡＮＤゲートを示して
おり、内部ゲート３は配線とファンアウト数の負荷が大
きいため、ＣＭＯＳ型トランジスタの内部ゲート回路に
バイポーラ型トランジスタによって構成される出力段を
付加した２人力Ｎ Ａ Ｎ Ｄゲートを示している。
ト２は配線の負荷容量が小さいため、ＣＭＯＳ型トラン
ジスタのみで形成された２人力ＮＡＮＤゲートを示して
おり、内部ゲート３は配線とファンアウト数の負荷が大
きいため、ＣＭＯＳ型トランジスタの内部ゲート回路に
バイポーラ型トランジスタによって構成される出力段を
付加した２人力Ｎ Ａ Ｎ Ｄゲートを示している。
また、出力バッファ回路８はさらに負荷容量が大きいと
き、出力段のバイポーラ型トランジスタにバイポーラ型
トランジスタ９を並列接続して構成された内部ゲートで
あり、この出力バッファ８に接続された出力パッド１０
はＣＭＯＳ型トランジスタとバイポーラ型トランジスタ
とを同一チップ上に形成したＬＳＩチップ１の外部に信
号を取り出すためのパッドを示している。
き、出力段のバイポーラ型トランジスタにバイポーラ型
トランジスタ９を並列接続して構成された内部ゲートで
あり、この出力バッファ８に接続された出力パッド１０
はＣＭＯＳ型トランジスタとバイポーラ型トランジスタ
とを同一チップ上に形成したＬＳＩチップ１の外部に信
号を取り出すためのパッドを示している。
このように、本実施例はＣＭＯＳ型トランジスタのみの
内部ゲート回路の方が負荷の状態によってバイポーラ・
ＣＭＯ３混在型の内部ゲートよりもゲート遅延時間の速
いときがあることに注目し、負荷状態によって接続変更
しうるように構成している。
内部ゲート回路の方が負荷の状態によってバイポーラ・
ＣＭＯ３混在型の内部ゲートよりもゲート遅延時間の速
いときがあることに注目し、負荷状態によって接続変更
しうるように構成している。
以上説明したように、本発明の半導体集積回路装置は、
内部ゲートの回路形式を負荷が小さい時はＣＭＯＳ型ト
ランジスタのみの論理回路とし、負荷が大きい時はＣＭ
ＯＳ型トランジスタの論理回路にバイポーラ型トランジ
スタの出力段を付加した回路形式とすることにより、内
部ゲートのゲート遅延時間を最小にすることができ、且
つＣＭＯＳ型トランジスタのみで形成された内部ゲート
は従来のバイポーラ・ＣＭＯ８型の内部ゲートよりも低
消費電力化できるという効果がある。
内部ゲートの回路形式を負荷が小さい時はＣＭＯＳ型ト
ランジスタのみの論理回路とし、負荷が大きい時はＣＭ
ＯＳ型トランジスタの論理回路にバイポーラ型トランジ
スタの出力段を付加した回路形式とすることにより、内
部ゲートのゲート遅延時間を最小にすることができ、且
つＣＭＯＳ型トランジスタのみで形成された内部ゲート
は従来のバイポーラ・ＣＭＯ８型の内部ゲートよりも低
消費電力化できるという効果がある。
第１図は本発明の第一の実施例を示すゲーＩ・アレイ型
ＬＳＩチップの回路図、第２図は本発明の第二の実施例
を示ずＬＳＩチップの回路図、第３図は従来の一例を示
すゲートアレイ型ＬＳＩチップの回路図、第４図は第３
図に示すＬＳＩチップの負荷容量に対するゲート遅延時
間の特性図である。 １・・・ＬＳＩチップ、２・・・ＣＭＯＳ型トランジス
タのみの内部ゲート、３・・・ＣＭＯＳ）ランリスタと
バイポーラトランジスタとかちなる内部ゲート（通常の
内部ゲート）、４・・・未使用インピーダンス回路、５
・・・未使用バイポーラ型トランジスタ、６・・・負荷
容量の小さい配線、７・・・負荷容量の大きい配線、８
・・・出力バッファ、９・・・出力段追加のバイポーラ
型トランジスタ、１０・・・出力パッド。 代理人 弁理士 内 原 音
ＬＳＩチップの回路図、第２図は本発明の第二の実施例
を示ずＬＳＩチップの回路図、第３図は従来の一例を示
すゲートアレイ型ＬＳＩチップの回路図、第４図は第３
図に示すＬＳＩチップの負荷容量に対するゲート遅延時
間の特性図である。 １・・・ＬＳＩチップ、２・・・ＣＭＯＳ型トランジス
タのみの内部ゲート、３・・・ＣＭＯＳ）ランリスタと
バイポーラトランジスタとかちなる内部ゲート（通常の
内部ゲート）、４・・・未使用インピーダンス回路、５
・・・未使用バイポーラ型トランジスタ、６・・・負荷
容量の小さい配線、７・・・負荷容量の大きい配線、８
・・・出力バッファ、９・・・出力段追加のバイポーラ
型トランジスタ、１０・・・出力パッド。 代理人 弁理士 内 原 音
Claims (1)
- ＣＭＯＳ型トランジスタとバイポーラ型トランジスタ
を同一チップ上に有する半導体集積回路装置において、
配線容量やファンアウト数の負荷が小さいとき内部ゲー
トにＣＭＯＳ型トランジスタのみの論理回路を使用し、
配線容量とファンアウト数の負荷の大きいとき内部ゲー
トをＣＭＯＳ型トランジスタとバイポーラ型トランジス
タによって形成し、負荷状態によってコンタクトおよび
配線を用い接続変更しうるように構成することを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63044991A JPH01220521A (ja) | 1988-02-26 | 1988-02-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63044991A JPH01220521A (ja) | 1988-02-26 | 1988-02-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220521A true JPH01220521A (ja) | 1989-09-04 |
Family
ID=12706909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63044991A Pending JPH01220521A (ja) | 1988-02-26 | 1988-02-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220521A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175748A (ja) * | 1983-03-25 | 1984-10-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59193627A (ja) * | 1983-04-15 | 1984-11-02 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-02-26 JP JP63044991A patent/JPH01220521A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175748A (ja) * | 1983-03-25 | 1984-10-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59193627A (ja) * | 1983-04-15 | 1984-11-02 | Hitachi Ltd | 半導体集積回路装置 |
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