JPH01220859A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH01220859A JPH01220859A JP63046570A JP4657088A JPH01220859A JP H01220859 A JPH01220859 A JP H01220859A JP 63046570 A JP63046570 A JP 63046570A JP 4657088 A JP4657088 A JP 4657088A JP H01220859 A JPH01220859 A JP H01220859A
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- Japan
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- type diffusion
- channel mos
- mos transistor
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 25
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＣＭＯＳ（相補型
絶縁ゲートトランジスタ）構造の半導体集積回路に関す
る。
絶縁ゲートトランジスタ）構造の半導体集積回路に関す
る。
従来のＣＭＯＳ構造の半導体集積回路を、インバータ回
路を例として説明する。第３図（ａ）及び（ｂ）はＣＭ
ＯＳ構造のインバータの回路図とその平面構造図である
。
路を例として説明する。第３図（ａ）及び（ｂ）はＣＭ
ＯＳ構造のインバータの回路図とその平面構造図である
。
このインバータ回路はＰチャンネルＭＯＳトランジスタ
Ｑ７と、ＮチャンネルＭＯ３！−ランジスタＱ８とで構
成され、各ゲート及びドレインを共通とし、Ｐチャンネ
ルＭＯＳトランジスタＱ７のソースを電源に、Ｎチャン
ネルＭＯＳトランジスタＱ８のソースを接地している。
Ｑ７と、ＮチャンネルＭＯ３！−ランジスタＱ８とで構
成され、各ゲート及びドレインを共通とし、Ｐチャンネ
ルＭＯＳトランジスタＱ７のソースを電源に、Ｎチャン
ネルＭＯＳトランジスタＱ８のソースを接地している。
そして、ＰチャンネノＬＩ′ＰＪ！ＯＳトランジスタＱ
７はＰ型拡散層１２を有し、ＮチャンネルＭＯＳトラン
ジスタＱ８はＮ型拡散層１３を有し、これらの拡散層に
渡ってゲート１１が形成されている。
７はＰ型拡散層１２を有し、ＮチャンネルＭＯＳトラン
ジスタＱ８はＮ型拡散層１３を有し、これらの拡散層に
渡ってゲート１１が形成されている。
ここで、これらのＭＯＳトランジスタにおける実行チャ
ンネル幅（Ｗｅｆｆ）は、通常図示実線で示すマスク上
のチャンネル幅（Ｗｓａｓｋ）と、フィールドの拡散層
へのくい込みによるチャンネル幅の減少分（ΔＷ）で決
定する。すなわち、Ｗｅｆｆ＝Ｗｍａｓｋ ２・ΔＷ
という式が成立する。
ンネル幅（Ｗｅｆｆ）は、通常図示実線で示すマスク上
のチャンネル幅（Ｗｓａｓｋ）と、フィールドの拡散層
へのくい込みによるチャンネル幅の減少分（ΔＷ）で決
定する。すなわち、Ｗｅｆｆ＝Ｗｍａｓｋ ２・ΔＷ
という式が成立する。
このため、マスク設計時には、前記したチャネル幅の減
少分ΔＷをあらかじめ考慮してＷｍａｓｋを決定する０
例えば、実効チャンネル幅ＷＰｅｆｆ５μｍのＰチャン
ネルＭＯＳトランジスタＱ７と実効チャンネル幅ＷＮ
ｅｆｆｌＯμｍのＮチャンネル間Ｏ３トランジスタＱ８
とで第３図（ａ）のインバータ回路を構成する場合、減
少分ΔＷの標準値を０．３μｍとすると、前記Ｐチャン
ネルＭＯＳトランジスタＱ７のマスク上のチャンネル幅
ＷＰ＋ａｓｋは５．６μｍとして、Ｎチャンネル間Ｏ３
トランジスタＱ８のマスク上のチャンネル幅ＷＮｍａｓ
ｋは１０．６μｍとして設計することになる。
少分ΔＷをあらかじめ考慮してＷｍａｓｋを決定する０
例えば、実効チャンネル幅ＷＰｅｆｆ５μｍのＰチャン
ネルＭＯＳトランジスタＱ７と実効チャンネル幅ＷＮ
ｅｆｆｌＯμｍのＮチャンネル間Ｏ３トランジスタＱ８
とで第３図（ａ）のインバータ回路を構成する場合、減
少分ΔＷの標準値を０．３μｍとすると、前記Ｐチャン
ネルＭＯＳトランジスタＱ７のマスク上のチャンネル幅
ＷＰ＋ａｓｋは５．６μｍとして、Ｎチャンネル間Ｏ３
トランジスタＱ８のマスク上のチャンネル幅ＷＮｍａｓ
ｋは１０．６μｍとして設計することになる。
上述した従来のＣＭＯ３構造の半導体集積回路では、実
際の減少分ΔＷは製造上のばらつきにより０．１．ｃＩ
ｍ〜０．５μｍ程度の幅を持っている。したがって、前
記ＰチャンネルＭＯ３Ｉ−ランジスタＱ７の実効チャン
ネル幅ＷＰｅｆｆは４．６μｍ〜５．４μｍ、Ｎチャン
ネル間Ｏ３トランジスタＱ８の実効チャンネル幅ＷＮｅ
ｆｆは９．６ ｐ ｍ−１０，４ｐ ｍの範囲のばらつ
きを生じる。すなわち従来のＣＭＯＳインバータのマス
ク設計方法では、両実効チャンネル幅のレシオ（ＷＰ
ｅｆｆ／ＷＮ ｅｆｆ）が、減少分ΔＷのばらつきによ
って、標準値０．５に対して４．６／ ９．６〜５．４
／１０．４の範囲で変化する。
際の減少分ΔＷは製造上のばらつきにより０．１．ｃＩ
ｍ〜０．５μｍ程度の幅を持っている。したがって、前
記ＰチャンネルＭＯ３Ｉ−ランジスタＱ７の実効チャン
ネル幅ＷＰｅｆｆは４．６μｍ〜５．４μｍ、Ｎチャン
ネル間Ｏ３トランジスタＱ８の実効チャンネル幅ＷＮｅ
ｆｆは９．６ ｐ ｍ−１０，４ｐ ｍの範囲のばらつ
きを生じる。すなわち従来のＣＭＯＳインバータのマス
ク設計方法では、両実効チャンネル幅のレシオ（ＷＰ
ｅｆｆ／ＷＮ ｅｆｆ）が、減少分ΔＷのばらつきによ
って、標準値０．５に対して４．６／ ９．６〜５．４
／１０．４の範囲で変化する。
このため、インバータ回路の特性がこのレシオの変化に
応じて変化され、安定したインバータ回路を構成するこ
とができないという問題がある。
応じて変化され、安定したインバータ回路を構成するこ
とができないという問題がある。
本発明はＰチャンネルＭＯＳトランジスタとＮチャンネ
ルＭＯ３Ｉ−ランジスタの実効チャンネル幅の比を一定
に保持し、安定した特性の回路を構成可能としたＣＭＯ
３構造の半導体集積回路を提供することを目的としてい
る。
ルＭＯ３Ｉ−ランジスタの実効チャンネル幅の比を一定
に保持し、安定した特性の回路を構成可能としたＣＭＯ
３構造の半導体集積回路を提供することを目的としてい
る。
本発明の半導体集積回路は、ＣＭＯ３構造の半導体集積
回路において、ゲートを共通としたＰチャンネルＭＯＳ
トランジスタとＮチャンネルＭＯＳトランジスタのＰ型
拡散層及びＮ型拡散層を同一チャネル幅のマスクで形成
し、かつ各チャンネルのＭＯＳトランジスタを複数段直
列又は並列接続してその実効チャンネル幅を設定した構
成としている。
回路において、ゲートを共通としたＰチャンネルＭＯＳ
トランジスタとＮチャンネルＭＯＳトランジスタのＰ型
拡散層及びＮ型拡散層を同一チャネル幅のマスクで形成
し、かつ各チャンネルのＭＯＳトランジスタを複数段直
列又は並列接続してその実効チャンネル幅を設定した構
成としている。
上述した構成では、Ｐ型、Ｎ型の各拡散層を同一チャネ
ル幅のマスクで形成するので、チャンネル幅の減少分に
よる両者の実効チャンネル幅のレシオを常に一定に保つ
ことが可能となる。
ル幅のマスクで形成するので、チャンネル幅の減少分に
よる両者の実効チャンネル幅のレシオを常に一定に保つ
ことが可能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例を示しており、同図（ａ）
は回路図、同図（ｂ）はその平面構造図である。なお、
ここでは説明を判り易くするために、第３図と同様にＰ
チャンネル及びＮチャンネルの各ＭＯＳトランジスタの
実効チャンネル幅を夫々、ＷＰ ｅｆｆ＝５ μｍ、
ＷＮ ｅｆｆ＝１０ａｍとしたインバータを構成する場
合を例示している。
は回路図、同図（ｂ）はその平面構造図である。なお、
ここでは説明を判り易くするために、第３図と同様にＰ
チャンネル及びＮチャンネルの各ＭＯＳトランジスタの
実効チャンネル幅を夫々、ＷＰ ｅｆｆ＝５ μｍ、
ＷＮ ｅｆｆ＝１０ａｍとしたインバータを構成する場
合を例示している。
この実施例では、インバータ回路を、実効チャンネル幅
Ｗｅｆｆ−５μｍのＰチャンネルＭＯＳトランジスタＱ
ｌと、実効チャンネル幅Ｗｅｆｆ＝５μｍの２つのＮチ
ャンネル間Ｏ３トランジスタＱ２．Ｑ３とで構成してい
る。
Ｗｅｆｆ−５μｍのＰチャンネルＭＯＳトランジスタＱ
ｌと、実効チャンネル幅Ｗｅｆｆ＝５μｍの２つのＮチ
ャンネル間Ｏ３トランジスタＱ２．Ｑ３とで構成してい
る。
即ち、ＰチャンネルＭＯＳトランジスタＱ１のＰ型拡散
層２と、２つのＮチャンネルＭＯ３Ｉ−ランジスタＱ２
．Ｑ３のＮ型拡散層３は夫々同一チャンネル幅のマスク
で形成するとともに、これら拡散層２．３に渡ってゲー
ト１を形成している。
層２と、２つのＮチャンネルＭＯ３Ｉ−ランジスタＱ２
．Ｑ３のＮ型拡散層３は夫々同一チャンネル幅のマスク
で形成するとともに、これら拡散層２．３に渡ってゲー
ト１を形成している。
そして、前記Ｎ型拡散層３ではゲート１を２本並列に配
設して並列接続した２つのＮチャンネル間Ｏ３トランジ
スタＱ２．Ｑ３を形成し、全体としての実効チャンネル
幅ＷＮｅｆｆを１０μｍに設定している。
設して並列接続した２つのＮチャンネル間Ｏ３トランジ
スタＱ２．Ｑ３を形成し、全体としての実効チャンネル
幅ＷＮｅｆｆを１０μｍに設定している。
この構成によれば、マスクのチャンネル幅に対する減少
分ΔＷの標準値を０．３μｍとすると、第３図のＣＭＯ
Ｓインバータは、マスク上のチャンネル幅５．６μｍの
ＰチャンネルＭＯＳトランジスタと、マスク上のチャン
ネル幅５．６μｍの並列接続された２つのＮチャンネル
間Ｏ３トランジスタで構成される。
分ΔＷの標準値を０．３μｍとすると、第３図のＣＭＯ
Ｓインバータは、マスク上のチャンネル幅５．６μｍの
ＰチャンネルＭＯＳトランジスタと、マスク上のチャン
ネル幅５．６μｍの並列接続された２つのＮチャンネル
間Ｏ３トランジスタで構成される。
したがって、ＰチャンネルＭＯＳトランジスタの実効チ
ャンネル幅とＮチャンネル間Ｏ３トランジスタの実効チ
ャンネル幅の比は、 （５，６−ΔＷ）／２・ （５，６−ΔＷ）の式で表さ
れ、減少分ΔＷの値にかかわらず、０．５に固定される
。換言すれば、Ｐチャンネル。
ャンネル幅とＮチャンネル間Ｏ３トランジスタの実効チ
ャンネル幅の比は、 （５，６−ΔＷ）／２・ （５，６−ΔＷ）の式で表さ
れ、減少分ΔＷの値にかかわらず、０．５に固定される
。換言すれば、Ｐチャンネル。
Ｎチャンネルの各ＭＯＳトランジスタの実効チャンネル
幅の比を常に一定に保持することができ、安定した特性
の０Ｍ０３回路が構成できる。
幅の比を常に一定に保持することができ、安定した特性
の０Ｍ０３回路が構成できる。
第２図は本発明の第２実施例を示し、同図（ａ）はイン
バータ回路の回路図、同図（ｂ）は平面構造図である。
バータ回路の回路図、同図（ｂ）は平面構造図である。
この実施例でも、第１実施例と同様にＰチャンネル及び
Ｎチャンネルの各ＭＯＳトランジスタの実効チャンネル
幅を夫々、ＷＰｅｆｆ＝５ ｐｍ、 ＷＮ ｅｆｆ＝１
０ｔ１ｍとしたインバータを構成する場合を例示してい
る 本実施例では、実効チャンネル幅Ｗ ｅｆｆ＝ １０μ
ｍの２つのＰチャンネルＭＯＳトランジスタＱ４．Ｑ５
を直列接続して実効チャンネル幅Ｗｅｆｆ＝５μｍのＰ
チャンネルＭＯＳトランジスタとし、これを実効チャン
ネル幅ＷＮ ｅｆｆ＝１０μｍのＮチャンネルＭＯＳト
ランジスタＱ６に接続してインバータ回路を構成してい
る。
Ｎチャンネルの各ＭＯＳトランジスタの実効チャンネル
幅を夫々、ＷＰｅｆｆ＝５ ｐｍ、 ＷＮ ｅｆｆ＝１
０ｔ１ｍとしたインバータを構成する場合を例示してい
る 本実施例では、実効チャンネル幅Ｗ ｅｆｆ＝ １０μ
ｍの２つのＰチャンネルＭＯＳトランジスタＱ４．Ｑ５
を直列接続して実効チャンネル幅Ｗｅｆｆ＝５μｍのＰ
チャンネルＭＯＳトランジスタとし、これを実効チャン
ネル幅ＷＮ ｅｆｆ＝１０μｍのＮチャンネルＭＯＳト
ランジスタＱ６に接続してインバータ回路を構成してい
る。
したがって、この例でもＰ型拡散層２とＮ型拡散層３は
同一のチャンネル幅のマスクを用いて形成している。
同一のチャンネル幅のマスクを用いて形成している。
ここで、減少分ΔＷの標準値を０．３μｍとすると、前
記インバータ回路におけるＰチャンネルＭＯＳトランジ
スタとＮチャンネルＭＯＳトランジスタの実効チャンネ
ル幅の比は （１０，６−２・６ｗ） １２．／ （１０，６−２・
ΔＷ）の式で表され、減少分ΔＷの値にかかわらず０．
５に固定される。
記インバータ回路におけるＰチャンネルＭＯＳトランジ
スタとＮチャンネルＭＯＳトランジスタの実効チャンネ
ル幅の比は （１０，６−２・６ｗ） １２．／ （１０，６−２・
ΔＷ）の式で表され、減少分ΔＷの値にかかわらず０．
５に固定される。
なお、本発明は前述したインバータ回路だけでな（、Ｃ
ＭＯ３で構成されるあらゆる回路に応用することができ
ることは明らかである。
ＭＯ３で構成されるあらゆる回路に応用することができ
ることは明らかである。
以上説明したように本発明は、ゲートを共通としたＰチ
ャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラ
ンジスタのＰ型拡散層及びＮ型拡散層を同一チャネル幅
のマスクで形成しているので、各ＭＯＳトランジスタの
実効チャンネル幅の比をマスクのチャンネル幅からの減
少分ΔＷのばらつきにかかわらず一定に保つことができ
、ＣＭＯ８回路の特性の安定化を図ることができる効果
がある。
ャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラ
ンジスタのＰ型拡散層及びＮ型拡散層を同一チャネル幅
のマスクで形成しているので、各ＭＯＳトランジスタの
実効チャンネル幅の比をマスクのチャンネル幅からの減
少分ΔＷのばらつきにかかわらず一定に保つことができ
、ＣＭＯ８回路の特性の安定化を図ることができる効果
がある。
第１図は本発明の第１実施例を示し、同゛図（ａ）は回
路図、同図（ｂ）は平面構造図、第２図は本発明の第２
実施例を示し、同図（ａ）は回路図、同図（ｂ）は平面
構造図、第３図は従来のＣＭＯＳインバータ回路を示し
、同図（ａ）は回路図、同図（ｂ）は平面構造図である
。 １．１１・・・ゲート、２．１２・・・Ｐ型拡散層、３
．１３・・・Ｎ型拡散層。 第１図 （ａ） （ｂ） 第２図 第３図
路図、同図（ｂ）は平面構造図、第２図は本発明の第２
実施例を示し、同図（ａ）は回路図、同図（ｂ）は平面
構造図、第３図は従来のＣＭＯＳインバータ回路を示し
、同図（ａ）は回路図、同図（ｂ）は平面構造図である
。 １．１１・・・ゲート、２．１２・・・Ｐ型拡散層、３
．１３・・・Ｎ型拡散層。 第１図 （ａ） （ｂ） 第２図 第３図
Claims (1)
- １、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタとを有するＣＭＯＳ構造の半導体集積
回路において、ゲートを共通としたＰチャンネルＭＯＳ
トランジスタとＮチャンネルＭＯＳトランジスタのＰ型
拡散層及びＮ型拡散層を同一チャネル幅のマスクで形成
し、かつ各チャンネルのＭＯＳトランジスタを複数段直
列又は並列接続してその実効チャンネル幅を設定したこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046570A JPH0770613B2 (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046570A JPH0770613B2 (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220859A true JPH01220859A (ja) | 1989-09-04 |
| JPH0770613B2 JPH0770613B2 (ja) | 1995-07-31 |
Family
ID=12750977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046570A Expired - Fee Related JPH0770613B2 (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770613B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0387071A (ja) * | 1989-06-15 | 1991-04-11 | Matsushita Electron Corp | 半導体装置 |
| EP2175489A4 (en) * | 2007-08-02 | 2012-08-22 | Unisantis Elect Singapore Pte | SEMICONDUCTOR COMPONENT |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290948A (ja) * | 1985-06-20 | 1987-04-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS6337633A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-02-29 JP JP63046570A patent/JPH0770613B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290948A (ja) * | 1985-06-20 | 1987-04-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS6337633A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0387071A (ja) * | 1989-06-15 | 1991-04-11 | Matsushita Electron Corp | 半導体装置 |
| EP2175489A4 (en) * | 2007-08-02 | 2012-08-22 | Unisantis Elect Singapore Pte | SEMICONDUCTOR COMPONENT |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770613B2 (ja) | 1995-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |