JPH0770613B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0770613B2 JPH0770613B2 JP63046570A JP4657088A JPH0770613B2 JP H0770613 B2 JPH0770613 B2 JP H0770613B2 JP 63046570 A JP63046570 A JP 63046570A JP 4657088 A JP4657088 A JP 4657088A JP H0770613 B2 JPH0770613 B2 JP H0770613B2
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- mos transistor
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- channel mos
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
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- 238000009792 diffusion process Methods 0.000 claims description 28
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- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にCMOS（相補型絶縁
ゲートトランジスタ）構造の半導体集積回路の製造方法
に関する。
ゲートトランジスタ）構造の半導体集積回路の製造方法
に関する。
従来のCMOS構造の半導体集積回路を、インバータ回路を
例として説明する。第３図（ａ）及び（ｂ）はCMOS構造
のインバータの回路図とその平面構造図である。
例として説明する。第３図（ａ）及び（ｂ）はCMOS構造
のインバータの回路図とその平面構造図である。
このインバータ回路はＰチャンネルMOSトランジスタQ7
と、ＮチャンネルMOSトランジスタQ8とで構成され、各
ゲート及びドレインを共通とし、ＰチャンネルMOSトラ
ンジスタQ7のソースを電源に、ＮチャンネルMOSトラン
ジスタQ8のソースを接地している。そして、Ｐチャンネ
ルMOSトランジスタQ7はＰ型拡散層12を有し、Ｎチャン
ネルMOSトランジスタQ8はＮ型拡散層13を有し、これら
の拡散層に渡ってゲート11が形成されている。
と、ＮチャンネルMOSトランジスタQ8とで構成され、各
ゲート及びドレインを共通とし、ＰチャンネルMOSトラ
ンジスタQ7のソースを電源に、ＮチャンネルMOSトラン
ジスタQ8のソースを接地している。そして、Ｐチャンネ
ルMOSトランジスタQ7はＰ型拡散層12を有し、Ｎチャン
ネルMOSトランジスタQ8はＮ型拡散層13を有し、これら
の拡散層に渡ってゲート11が形成されている。
ここで、これらのMOSトランジスタにおける実行チャン
ネル幅（Weff）は、通常図示実線で示すマスク上のチャ
ンネル幅（Wmask）と、フィールドの拡散層へのくい込
みによるチャンネル幅の減少分（ΔＷ）で決定する。す
なわち、Weff＝Wmask−２・ΔＷという式が成立する。
ネル幅（Weff）は、通常図示実線で示すマスク上のチャ
ンネル幅（Wmask）と、フィールドの拡散層へのくい込
みによるチャンネル幅の減少分（ΔＷ）で決定する。す
なわち、Weff＝Wmask−２・ΔＷという式が成立する。
このため、マスク設計時には、前記したチャネル幅の減
少分ΔＷをあらかじめ考慮してWmaskを決定する。例え
ば、実効チャンネル幅WPeff5μｍのＰチャンネルMOSト
ランジスタQ7と実効チャンネル幅WNeff10μｍのＮチャ
ンネルMOSトランジスタQ8とで第３図（ａ）のインバー
タ回路を構成する場合、減少分ΔＷの標準値を0.3μｍ
とすると、前記ＰチャンネルMOSトランジスタQ7のマス
ク上のチャンネル幅WPmaskは5.6μｍとして、Ｎチャン
ネルMOSトランジスタQ8のマスク上のチャンネル幅WNmas
kは10.6μｍとして設計することになる。
少分ΔＷをあらかじめ考慮してWmaskを決定する。例え
ば、実効チャンネル幅WPeff5μｍのＰチャンネルMOSト
ランジスタQ7と実効チャンネル幅WNeff10μｍのＮチャ
ンネルMOSトランジスタQ8とで第３図（ａ）のインバー
タ回路を構成する場合、減少分ΔＷの標準値を0.3μｍ
とすると、前記ＰチャンネルMOSトランジスタQ7のマス
ク上のチャンネル幅WPmaskは5.6μｍとして、Ｎチャン
ネルMOSトランジスタQ8のマスク上のチャンネル幅WNmas
kは10.6μｍとして設計することになる。
上述した従来のCMOS構造の半導体集積回路では、実際の
減少分ΔＷは製造上のばらつきにより0.1μｍ〜0.5μｍ
程度の幅を持っている。したがって、前記Ｐチャンネル
MOSトランジスタQ7の実効チャンネル幅WPeffは4.6μｍ
〜5.4μｍ、ＮチャンネルMOSトランジスタQ8の実効チャ
ンネル幅WNeffは9.6μｍ〜10.4μｍの範囲のばらつきを
生じる。すなわち従来のCMOSインバータのマスク設計方
法では、両実効チャンネル幅のレシオ（WPeff/WNeff）
が、減少分ΔＷのばらつきによって、標準値0.5に対し
て4.6/9.6〜5.4/10.4の範囲で変化する。
減少分ΔＷは製造上のばらつきにより0.1μｍ〜0.5μｍ
程度の幅を持っている。したがって、前記Ｐチャンネル
MOSトランジスタQ7の実効チャンネル幅WPeffは4.6μｍ
〜5.4μｍ、ＮチャンネルMOSトランジスタQ8の実効チャ
ンネル幅WNeffは9.6μｍ〜10.4μｍの範囲のばらつきを
生じる。すなわち従来のCMOSインバータのマスク設計方
法では、両実効チャンネル幅のレシオ（WPeff/WNeff）
が、減少分ΔＷのばらつきによって、標準値0.5に対し
て4.6/9.6〜5.4/10.4の範囲で変化する。
このため、インバータ回路の特性がこのレシオの変化に
応じて変化され、安定したインバータ回路を構成するこ
とができないという問題がある。
応じて変化され、安定したインバータ回路を構成するこ
とができないという問題がある。
本発明はＰチャンネルMOSトランジスタとＮチャンネルM
OSトランジスタの実効チャンネル幅の比を一定に保持
し、安定した特性の回路を構成可能としたCMOS構造の半
導体集積回路の製造方法を提供することを目的としてい
る。
OSトランジスタの実効チャンネル幅の比を一定に保持
し、安定した特性の回路を構成可能としたCMOS構造の半
導体集積回路の製造方法を提供することを目的としてい
る。
本発明の半導体集積回路の製造方法は、ゲートを共通と
してＰチャンネルMOSトランジスタとＮチャンネルMOSト
ランジスタのＰ型拡散層及びＮ型拡散層を形成するに際
し、不純物の拡散時における横方向拡散長ΔＷを考慮し
て形成しようとするチャンネル幅よりも２ΔＷだけ大き
なチャンネル幅のマスクを用いてそれぞれの拡散層のチ
ャンネル幅が同一となるように形成し、かつ各チャンネ
ルのMOSトランジスタを複数段直列又は並列接続してそ
れぞれの実効チャンネル幅を設定することを特徴とす
る。
してＰチャンネルMOSトランジスタとＮチャンネルMOSト
ランジスタのＰ型拡散層及びＮ型拡散層を形成するに際
し、不純物の拡散時における横方向拡散長ΔＷを考慮し
て形成しようとするチャンネル幅よりも２ΔＷだけ大き
なチャンネル幅のマスクを用いてそれぞれの拡散層のチ
ャンネル幅が同一となるように形成し、かつ各チャンネ
ルのMOSトランジスタを複数段直列又は並列接続してそ
れぞれの実効チャンネル幅を設定することを特徴とす
る。
上述した構成では、Ｐ型,N型の各拡散層を同一チャネル
幅のマスクで形成するので、チャンネル幅の減少分によ
る両者の実効チャンネル幅のレシオを常に一定に保つこ
とが可能となる。
幅のマスクで形成するので、チャンネル幅の減少分によ
る両者の実効チャンネル幅のレシオを常に一定に保つこ
とが可能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例を示しており、同図（ａ）
は回路図、同図（ｂ）はその平面構造図である。なお、
ここでは説明を判り易くするために、第３図と同様にＰ
チャンネル及びＮチャンネルの各MOSトランジスタの実
効チャンネル幅を夫々、WPeff＝５μm,WNeff＝10μｍと
したインバータを構成する場合を例示している。
は回路図、同図（ｂ）はその平面構造図である。なお、
ここでは説明を判り易くするために、第３図と同様にＰ
チャンネル及びＮチャンネルの各MOSトランジスタの実
効チャンネル幅を夫々、WPeff＝５μm,WNeff＝10μｍと
したインバータを構成する場合を例示している。
この実施例では、インバータ回路を、実効チャンネル幅
Weff＝５μｍのＰチャンネルMOSトランジスタQ1と、実
効チャンネル幅Weff＝５μｍの２つのＮチャンネルMOS
トランジスタQ2,Q3とで構成している。
Weff＝５μｍのＰチャンネルMOSトランジスタQ1と、実
効チャンネル幅Weff＝５μｍの２つのＮチャンネルMOS
トランジスタQ2,Q3とで構成している。
即ち、ＰチャンネルMOSトランジスタQ1のＰ型拡散層２
と、２つのＮチャンネルMOSトランジスタQ2,Q3のＮ型拡
散層３は夫々同一チャンネル幅のマスクで形成するとと
もに、これら拡散層2,3に渡ってゲート１を形成してい
る。そして、前記Ｎ型拡散層３ではゲート１を２本並列
に配設して並列接続した２つのＮチャンネルMOSトラン
ジスタQ2,Q3を形成し、全体としての実効チャンネル幅W
Neffを10μｍに設定している。
と、２つのＮチャンネルMOSトランジスタQ2,Q3のＮ型拡
散層３は夫々同一チャンネル幅のマスクで形成するとと
もに、これら拡散層2,3に渡ってゲート１を形成してい
る。そして、前記Ｎ型拡散層３ではゲート１を２本並列
に配設して並列接続した２つのＮチャンネルMOSトラン
ジスタQ2,Q3を形成し、全体としての実効チャンネル幅W
Neffを10μｍに設定している。
この構成によれば、マスクのチャンネル幅に対する減少
分ΔＷの標準値を0.3μｍとすると、第３図のCMOSイン
バータは、マスク上のチャンネル幅5.6μｍのＰチャン
ネルMOSトランジスタと、マスク上のチャンネル幅5.6μ
ｍの並列接続された２つのＮチャンネルMOSトランジス
タで構成される。
分ΔＷの標準値を0.3μｍとすると、第３図のCMOSイン
バータは、マスク上のチャンネル幅5.6μｍのＰチャン
ネルMOSトランジスタと、マスク上のチャンネル幅5.6μ
ｍの並列接続された２つのＮチャンネルMOSトランジス
タで構成される。
したがって、ＰチャンネルMOSトランジスタの実効チャ
ンネル幅とＮチャンネルMOSトランジスタの実効チャン
ネル幅の比は、 （5.6−ΔＷ）/2・（5.6−ΔＷ） の式で表され、減少分ΔＷの値にかかわらず、0.5に固
定される。換言すれば、Ｐチャンネル,Nチャンネルの各
MOSトランジスタの実効チャンネル幅の比を常に一定に
保持することができ、安定した特性のCMOS回路が構成で
きる。
ンネル幅とＮチャンネルMOSトランジスタの実効チャン
ネル幅の比は、 （5.6−ΔＷ）/2・（5.6−ΔＷ） の式で表され、減少分ΔＷの値にかかわらず、0.5に固
定される。換言すれば、Ｐチャンネル,Nチャンネルの各
MOSトランジスタの実効チャンネル幅の比を常に一定に
保持することができ、安定した特性のCMOS回路が構成で
きる。
第２図は本発明の第２実施例を示し、同図（ａ）はイン
バータ回路の回路図、同図（ｂ）は平面構造図である。
この実施例でも、第１実施例と同様にＰチャンネル及び
Ｎチャンネルの各MOSトランジスタの実効チャンネル幅
を夫々、WPeff＝５μm,WNeff＝10μｍとしたインバータ
を構成する場合を例示している 本実施例では、実効チャンネル幅Weff＝10μｍの２つの
ＰチャンネルMOSトランジスタQ4,Q5を直列接続して実効
チャンネル幅Weff＝５μｍのＰチャンネルMOSトランジ
スタとし、これを実効チャンネル幅WNeff＝10μｍのＮ
チャンネルMOSトランジスタQ6に接続してインバータ回
路を構成している。
バータ回路の回路図、同図（ｂ）は平面構造図である。
この実施例でも、第１実施例と同様にＰチャンネル及び
Ｎチャンネルの各MOSトランジスタの実効チャンネル幅
を夫々、WPeff＝５μm,WNeff＝10μｍとしたインバータ
を構成する場合を例示している 本実施例では、実効チャンネル幅Weff＝10μｍの２つの
ＰチャンネルMOSトランジスタQ4,Q5を直列接続して実効
チャンネル幅Weff＝５μｍのＰチャンネルMOSトランジ
スタとし、これを実効チャンネル幅WNeff＝10μｍのＮ
チャンネルMOSトランジスタQ6に接続してインバータ回
路を構成している。
したがって、この例でもＰ型拡散層２とＮ型拡散層３は
同一のチャンネル幅のマスクを用いて形成している。
同一のチャンネル幅のマスクを用いて形成している。
ここで、減少分ΔＷの標準値を0.3μｍとすると、前記
インバータ回路におけるＰチャンネルMOSトランジスタ
とＮチャンネルMOSトランジスタの実効チャンネル幅の
比は （10.6−２・ΔＷ）12/（10.6−２・ΔＷ） の式で表され、減少分ΔＷの値にかかわらず0.5に固定
される。
インバータ回路におけるＰチャンネルMOSトランジスタ
とＮチャンネルMOSトランジスタの実効チャンネル幅の
比は （10.6−２・ΔＷ）12/（10.6−２・ΔＷ） の式で表され、減少分ΔＷの値にかかわらず0.5に固定
される。
なお、本発明は前述したインバータ回路だけでなく、CM
OSで構成されるあらゆる回路に応用することができるこ
とは明らかである。
OSで構成されるあらゆる回路に応用することができるこ
とは明らかである。
以上説明したように本発明は、CMOSを構成するトランジ
スタＰ型拡散層及びＮ型拡散層を形成するに際し、不純
物の拡散時における横方向拡散長ΔＷを考慮して形成し
ようとするチャンネル幅よりも２ΔＷだけ大きなチャン
ネル幅のマスクを用いてそれぞれの拡散層のチャンネル
幅が同一となるように形成し、かつ各チャンネルのMOS
トランジスタを複数段直列又は並列接続してそれぞれの
実効チャンネル幅を設定しているので、各MOSトランジ
スタの実効チャンネル幅の比をΔＷのばらつきにかかわ
らず一定に保持したCMOSを構成でき、CMOS回路の特性の
安定化を図ることができる効果がある。
スタＰ型拡散層及びＮ型拡散層を形成するに際し、不純
物の拡散時における横方向拡散長ΔＷを考慮して形成し
ようとするチャンネル幅よりも２ΔＷだけ大きなチャン
ネル幅のマスクを用いてそれぞれの拡散層のチャンネル
幅が同一となるように形成し、かつ各チャンネルのMOS
トランジスタを複数段直列又は並列接続してそれぞれの
実効チャンネル幅を設定しているので、各MOSトランジ
スタの実効チャンネル幅の比をΔＷのばらつきにかかわ
らず一定に保持したCMOSを構成でき、CMOS回路の特性の
安定化を図ることができる効果がある。
第１図は本発明の第１実施例を示し、同図（ａ）は回路
図、同図（ｂ）は平面構造図、第２図は本発明の第２実
施例を示し、同図（ａ）は回路図、同図（ｂ）は平面構
造図、第３図は従来のCMOSインバータ回路を示し、同図
（ａ）は回路図、同図（ｂ）は平面構造図である。 1,11……ゲート、2,12……Ｐ型拡散層、3,13……Ｎ型拡
散層。
図、同図（ｂ）は平面構造図、第２図は本発明の第２実
施例を示し、同図（ａ）は回路図、同図（ｂ）は平面構
造図、第３図は従来のCMOSインバータ回路を示し、同図
（ａ）は回路図、同図（ｂ）は平面構造図である。 1,11……ゲート、2,12……Ｐ型拡散層、3,13……Ｎ型拡
散層。
Claims (1)
- 【請求項１】ＰチャンネルMOSトランジスタとＮチャン
ネルMOSトランジスタとを有するCMOS構造の半導体集積
回路において、ゲートを共通としたＰチャンネルMOSト
ランジスタとＮチャンネルMOSトランジスタのＰ型拡散
層及びＮ型拡散層を形成するに際し、不純物の拡散時に
おける横方向拡散長ΔＷを考慮して形成しようとするチ
ャンネル幅よりも２ΔＷだけ大きなチャンネル幅のマス
クを用いてそれぞれの拡散層のチャンネル幅が同一とな
るように形成し、かつ各チャンネルのMOSトランジスタ
を複数段直列又は並列接続してそれぞれの実効チャンネ
ル幅を設定することを特徴とする半導体集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046570A JPH0770613B2 (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046570A JPH0770613B2 (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220859A JPH01220859A (ja) | 1989-09-04 |
| JPH0770613B2 true JPH0770613B2 (ja) | 1995-07-31 |
Family
ID=12750977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046570A Expired - Fee Related JPH0770613B2 (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770613B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0403267B1 (en) * | 1989-06-15 | 1996-11-27 | Matsushita Electronics Corporation | Semiconductor device |
| JP5122212B2 (ja) * | 2007-08-02 | 2013-01-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290948A (ja) * | 1985-06-20 | 1987-04-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS6337633A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-02-29 JP JP63046570A patent/JPH0770613B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01220859A (ja) | 1989-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |