JPH01222457A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01222457A JPH01222457A JP4579088A JP4579088A JPH01222457A JP H01222457 A JPH01222457 A JP H01222457A JP 4579088 A JP4579088 A JP 4579088A JP 4579088 A JP4579088 A JP 4579088A JP H01222457 A JPH01222457 A JP H01222457A
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- JP
- Japan
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- film
- groove
- semiconductor device
- polysilicon film
- forming
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
素子分離領域の形成に適した半導体装置の製造方法、特
に溝（トレンチ）型素子骨Ｍ領域に絶縁膜を形成する方
法に関し、 溝型素子分離領域の形成において、基板の欠陥を発生さ
せずに溝内を絶縁膜で完全に埋込むことができ、製造が
容易になる半導体装置の製造方法を提供することを目的
とし、 シリコン基板（１１）表面にポリシリコン膜（１４）を
形成し、素子分離領域に′溝（１５）を形成する工程と
、この溝（１５）内に酸化シリコン）ＩＩ（１Ｂ）を堆
積する工程と、 前記ポリシリコン膜（１４）をストッパとして、酸化シ
リコン膜（１８）を除去する工程と、前記除去工程後に
さらに第２のポリシリコン膜（２０）を形成する工程と
、 前記第２のポリシリコン膜（２０）を酸化する°工程と
を有することを特徴とする半導体装置の製造方法を含み
構成する。
に溝（トレンチ）型素子骨Ｍ領域に絶縁膜を形成する方
法に関し、 溝型素子分離領域の形成において、基板の欠陥を発生さ
せずに溝内を絶縁膜で完全に埋込むことができ、製造が
容易になる半導体装置の製造方法を提供することを目的
とし、 シリコン基板（１１）表面にポリシリコン膜（１４）を
形成し、素子分離領域に′溝（１５）を形成する工程と
、この溝（１５）内に酸化シリコン）ＩＩ（１Ｂ）を堆
積する工程と、 前記ポリシリコン膜（１４）をストッパとして、酸化シ
リコン膜（１８）を除去する工程と、前記除去工程後に
さらに第２のポリシリコン膜（２０）を形成する工程と
、 前記第２のポリシリコン膜（２０）を酸化する°工程と
を有することを特徴とする半導体装置の製造方法を含み
構成する。
本発明は、素子分離領域の形成に適した半導体装置の製
造方法、特に溝（トレンチ）型素子分離領域に絶縁膜を
形成する方法に関する。
造方法、特に溝（トレンチ）型素子分離領域に絶縁膜を
形成する方法に関する。
従来、半導体製造の分野において、素子の微細化にとも
ない素子分離も微細化する要請があり、溝（トレンチ）
型の素子分離により多くのトランジスタが形成されるよ
うになっている。このトレンチ型の素子分離は、第２図
に示す如く、シリコン基板１の表面に形成した酸化膜等
をマスクにして、例えばＵ溝２を形成し、このＵ溝２−
内を薄く酸化した後、必要によりチャネルストッパ用イ
オン注入を行なってから、ポリシリコン４を埋込んで、
このポリシリコン表面を酸化し酸化シリコン膜３の絶縁
膜を形成するようにしている。
ない素子分離も微細化する要請があり、溝（トレンチ）
型の素子分離により多くのトランジスタが形成されるよ
うになっている。このトレンチ型の素子分離は、第２図
に示す如く、シリコン基板１の表面に形成した酸化膜等
をマスクにして、例えばＵ溝２を形成し、このＵ溝２−
内を薄く酸化した後、必要によりチャネルストッパ用イ
オン注入を行なってから、ポリシリコン４を埋込んで、
このポリシリコン表面を酸化し酸化シリコン膜３の絶縁
膜を形成するようにしている。
ｉ
〔発明が解決しようとする問題点〕
しかし、トレンチ型の素子分離の製造方法では、Ｕ溝内
を酸化膜だけで埋込む場合には、いわゆる間隙（ボイド
： Ｖｏｉｄ）が形成されやすく、そのボイドが上端部
で拡がり配線の材料であるアルミニュウムなどが入りこ
み配線等の断線や配線間のショートの原因になることが
あった。また、Ｕ溝内をカバレッジのよいポリシリコン
で埋込み、このポリシリコン表面を酸化して酸化膜を形
成する場合には、ストレスが発生し、基板の結晶欠陥が
生じることがあった。さらに、露出したポリシリコンが
後のイオン注入工程等において導体化し、アルミニュウ
ム配線等とショートする原因になることがあった。
を酸化膜だけで埋込む場合には、いわゆる間隙（ボイド
： Ｖｏｉｄ）が形成されやすく、そのボイドが上端部
で拡がり配線の材料であるアルミニュウムなどが入りこ
み配線等の断線や配線間のショートの原因になることが
あった。また、Ｕ溝内をカバレッジのよいポリシリコン
で埋込み、このポリシリコン表面を酸化して酸化膜を形
成する場合には、ストレスが発生し、基板の結晶欠陥が
生じることがあった。さらに、露出したポリシリコンが
後のイオン注入工程等において導体化し、アルミニュウ
ム配線等とショートする原因になることがあった。
そこで本発明は、溝型素子分離領域の形成において、基
板の欠陥を発生させずに溝内を絶縁膜で完全に埋込むこ
とができ、製造が容易になる半導体装置の製造方法を提
供することを目的とする。
板の欠陥を発生させずに溝内を絶縁膜で完全に埋込むこ
とができ、製造が容易になる半導体装置の製造方法を提
供することを目的とする。
上記問題点は、シリコン基板表面にポリシリコン膜を形
成し、素子分離領域に溝を形成する工程と、この溝内に
酸化シリコン膜を堆積する工程と、前記ポリシリコン膜
をストッパとして、酸化シリコン膜を除去する工程と、
前記除去工程後に第２のポリシリコン膜を形成する工程
と、前記第２のポリシリコン膜を酸化する工程とを有す
ることを特徴とする半導体装置の製造方法 〔作用〕 即ち、本発明は表面にポリシリコン膜を形成したシリコ
ン基板溝内に、酸化シリコン膜を堆積した後、カバレッ
ジのよい第２の薄いポリシリコン膜を形成し、このポリ
シリコン膜を酸化するため、ボイドを完全に埋めること
ができ、かつ酸化の絶対量が少ないため酸化によりスト
レスが発生せず、結晶欠陥が生じない。また、最初に形
成したポリシリコン膜が酸化シリコン膜をドライエッチ
またはポリッシュするときのストッパになるので製造が
容易になる。
成し、素子分離領域に溝を形成する工程と、この溝内に
酸化シリコン膜を堆積する工程と、前記ポリシリコン膜
をストッパとして、酸化シリコン膜を除去する工程と、
前記除去工程後に第２のポリシリコン膜を形成する工程
と、前記第２のポリシリコン膜を酸化する工程とを有す
ることを特徴とする半導体装置の製造方法 〔作用〕 即ち、本発明は表面にポリシリコン膜を形成したシリコ
ン基板溝内に、酸化シリコン膜を堆積した後、カバレッ
ジのよい第２の薄いポリシリコン膜を形成し、このポリ
シリコン膜を酸化するため、ボイドを完全に埋めること
ができ、かつ酸化の絶対量が少ないため酸化によりスト
レスが発生せず、結晶欠陥が生じない。また、最初に形
成したポリシリコン膜が酸化シリコン膜をドライエッチ
またはポリッシュするときのストッパになるので製造が
容易になる。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図（ａ）〜（ｅ）は、本発明実施例に係る半導体装
置の溝型素子分離領域の製造工程を示す断面図である。
置の溝型素子分離領域の製造工程を示す断面図である。
まず、同図（ａ）に示す如（、シリコン基板１１表面上
に薄い酸化膜（ＳｉＯｘ膜）１２を形成し、その５ｉｆ
ｔ膜１２上に気相成長法（ＣＶＤ法）等により窒化膜（
Ｓｉ３Ｎ４膜）１３と、そのＳｉＪ、膜１３上にポリシ
リコン膜１４を形成する。
に薄い酸化膜（ＳｉＯｘ膜）１２を形成し、その５ｉｆ
ｔ膜１２上に気相成長法（ＣＶＤ法）等により窒化膜（
Ｓｉ３Ｎ４膜）１３と、そのＳｉＪ、膜１３上にポリシ
リコン膜１４を形成する。
次に、同図（ｂ）に示す如く、素子分離領域にＵ溝１５
を形成し、このＵ溝１５内を薄く酸化し酸化膜（Ｓｉ０
ｇ膜）１６を形成した後、必要に応じて、例えばボロン
イオン（Ｂ＋）を注入して、Ｕ溝１５の底部分にチャネ
ルストッパ領域１７を形成する。
を形成し、このＵ溝１５内を薄く酸化し酸化膜（Ｓｉ０
ｇ膜）１６を形成した後、必要に応じて、例えばボロン
イオン（Ｂ＋）を注入して、Ｕ溝１５の底部分にチャネ
ルストッパ領域１７を形成する。
次に、同図（Ｃ）に示す如く、ＣＶＤ法により酸化シリ
コン（Ｓ；Ｏｘ）をＵ溝１５が埋まる程度に堆積し、Ｓ
ｉｎｇ膜１８膜形８する。このときボイド（またはクラ
ンク）１９が形成される。
コン（Ｓ；Ｏｘ）をＵ溝１５が埋まる程度に堆積し、Ｓ
ｉｎｇ膜１８膜形８する。このときボイド（またはクラ
ンク）１９が形成される。
次に、同図（ロ）に示す如く、５ｉ０１膜１８上にレジ
スト、その他の有機物を塗布してから、ポリシリコン膜
１４が露出するまでＳｉｎｇ膜１８膜形８イエッチング
、またはポリシュする。
スト、その他の有機物を塗布してから、ポリシリコン膜
１４が露出するまでＳｉｎｇ膜１８膜形８イエッチング
、またはポリシュする。
次に、同図（ｅ）に示す如く、ポリシリコン膜１４を除
去するか、またはポリシリコン膜１４の膜厚が１０００
λ程度以下のときにはそのままにして、膜厚が１０００
λ程度以下の第２のポリシリコン膜２０を成長させる。
去するか、またはポリシリコン膜１４の膜厚が１０００
λ程度以下のときにはそのままにして、膜厚が１０００
λ程度以下の第２のポリシリコン膜２０を成長させる。
このポリシリコン膜２０は、カバレッジがよいため、ボ
イド１９内を全部埋めることができる。
イド１９内を全部埋めることができる。
次に、同図（ｅ）に示す如く、ポリシリコン膜２０を（
及びポリシリコン膜１４を残したときはそれも、同時に
）酸化する。これによりＵ溝１５内を埋めたＳｉＯ□膜
２１膜形１される。
及びポリシリコン膜１４を残したときはそれも、同時に
）酸化する。これによりＵ溝１５内を埋めたＳｉＯ□膜
２１膜形１される。
この様な、溝型素子分離の製造方法によれば、Ｕ溝１５
を形成した後、全酸化量が３０００λ程度以下になり、
欠陥の発生が少なくなる。
を形成した後、全酸化量が３０００λ程度以下になり、
欠陥の発生が少なくなる。
また、Ｕ溝１５表面に見られるボイド（あるいはクラッ
ク）がほとんどなくなる。特に、開口部分が広い場合に
は有効である。
ク）がほとんどなくなる。特に、開口部分が広い場合に
は有効である。
さらに、Ｓｉｎｇ膜１８のドライエツチングに対しても
、ポリシリコン膜１４がストッパーになり、エツチング
の終点が見付は易く、コントロールエツチング技術を用
いる必要がなくなるので製造工程が容易になる。また、
同様にして、ポリッシュ時にもポリシリコン膜１４がス
トッパーになる。
、ポリシリコン膜１４がストッパーになり、エツチング
の終点が見付は易く、コントロールエツチング技術を用
いる必要がなくなるので製造工程が容易になる。また、
同様にして、ポリッシュ時にもポリシリコン膜１４がス
トッパーになる。
なお、上記実施例において、ポリシリコン膜２０はボイ
ド１９を埋めることができる程度薄く形成されればよく
、薄く形成することにより酸化時にストレス発生による
欠陥発生を防止できるものである。
ド１９を埋めることができる程度薄く形成されればよく
、薄く形成することにより酸化時にストレス発生による
欠陥発生を防止できるものである。
また、Ｕ溝１５を例として説明しているが、他の形状の
Ｖ溝等についても適用ができる。
Ｖ溝等についても適用ができる。
さらに、上記実施例において、Ｓｉ３Ｎ４膜１３はポリ
シリコン膜２０の酸化時に下のシリコン基板１１の酸化
をできるだけ防止するために形成するものであり、省略
することも可能である。
シリコン膜２０の酸化時に下のシリコン基板１１の酸化
をできるだけ防止するために形成するものであり、省略
することも可能である。
以上説明したように本発明によれば、シリコン基板溝内
に、酸化シリコン膜を堆積した後、カバレッジのよい薄
いポリシリコン膜を形成し、このポリシリコン膜を酸化
するため、欠陥が発生せずに溝内を絶縁膜で完全に埋込
むことができるだけでなく製造工程が容易になる利点が
ある。
に、酸化シリコン膜を堆積した後、カバレッジのよい薄
いポリシリコン膜を形成し、このポリシリコン膜を酸化
するため、欠陥が発生せずに溝内を絶縁膜で完全に埋込
むことができるだけでなく製造工程が容易になる利点が
ある。
第１図（ａ）〜（ｅ）は、本発明実施例の製造工程断面
図、 第２図は従来のＵ溝型素子分離領域の断面図である。 図において、 １１はシリコン基板、 １２はｓ ｉ ｏ ｔ １１ ｓ １３はＳｉ、Ｎ、膜、 １４はポリシリコン膜、 １５はＵ溝、 １６は酸化膜（Ｓｉ’Ｏｚ膜）、 １７はチャネルストッパ領域、 １８はＳｉ０ｇ膜、 １９ボイド、 ２０ポリシリコン膜、 ２１はＳｉｎ、膜、 を示す。
図、 第２図は従来のＵ溝型素子分離領域の断面図である。 図において、 １１はシリコン基板、 １２はｓ ｉ ｏ ｔ １１ ｓ １３はＳｉ、Ｎ、膜、 １４はポリシリコン膜、 １５はＵ溝、 １６は酸化膜（Ｓｉ’Ｏｚ膜）、 １７はチャネルストッパ領域、 １８はＳｉ０ｇ膜、 １９ボイド、 ２０ポリシリコン膜、 ２１はＳｉｎ、膜、 を示す。
Claims (1)
- 【特許請求の範囲】 シリコン基板（１１）表面にポリシリコン膜（１４）
を形成し、素子分離領域に溝（１５）を形成する工程と
、この溝（１５）内に酸化シリコン膜（１８）を堆積す
る工程と、 前記ポリシリコン膜（１４）をストッパとして、酸化シ
リコン膜（１８）を除去する工程と、 前記除去工程後にさらに第２のポリシリコン膜（２０）
を形成する工程と、 前記第２のポリシリコン膜（２０）を酸化する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4579088A JPH01222457A (ja) | 1988-03-01 | 1988-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4579088A JPH01222457A (ja) | 1988-03-01 | 1988-03-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01222457A true JPH01222457A (ja) | 1989-09-05 |
Family
ID=12729073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4579088A Pending JPH01222457A (ja) | 1988-03-01 | 1988-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01222457A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07314162A (ja) * | 1994-05-27 | 1995-12-05 | Nec Corp | 成膜方法 |
| KR980006093A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 소자분리 방법 |
| US6001705A (en) * | 1995-03-31 | 1999-12-14 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for realizing trench structures |
| US6265743B1 (en) | 1997-04-11 | 2001-07-24 | Mitsubishi Denki Kabushiki Kaisha | Trench type element isolation structure |
| WO2005076344A1 (de) * | 2004-02-06 | 2005-08-18 | X-Fab Semiconductor Foundries Ag | Verfüllung von isolationsgräben unter nutzung von cmos-standardprozessen zur realisierung dielektrisch isolierter gebiete auf einer soi scheibe |
-
1988
- 1988-03-01 JP JP4579088A patent/JPH01222457A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07314162A (ja) * | 1994-05-27 | 1995-12-05 | Nec Corp | 成膜方法 |
| US6001705A (en) * | 1995-03-31 | 1999-12-14 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for realizing trench structures |
| US6362072B1 (en) | 1995-03-31 | 2002-03-26 | Stmicroelectronics S.R.L. | Process for realizing trench structures |
| KR980006093A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 소자분리 방법 |
| US6265743B1 (en) | 1997-04-11 | 2001-07-24 | Mitsubishi Denki Kabushiki Kaisha | Trench type element isolation structure |
| US6372604B1 (en) | 1997-04-11 | 2002-04-16 | Mitsubishi Denki Kabushiki Kaisha | Method for forming a trench type element isolation structure and trench type element isolation structure |
| WO2005076344A1 (de) * | 2004-02-06 | 2005-08-18 | X-Fab Semiconductor Foundries Ag | Verfüllung von isolationsgräben unter nutzung von cmos-standardprozessen zur realisierung dielektrisch isolierter gebiete auf einer soi scheibe |
| US7989310B2 (en) | 2004-02-06 | 2011-08-02 | X-Fab Semiconductor Foundries Ag | Filling of insulation trenches using CMOS standard processes for creating dielectrically insulated areas on a SOI disk |
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