JPH01225222A - パワーオンリセツト回路 - Google Patents
パワーオンリセツト回路Info
- Publication number
- JPH01225222A JPH01225222A JP5096788A JP5096788A JPH01225222A JP H01225222 A JPH01225222 A JP H01225222A JP 5096788 A JP5096788 A JP 5096788A JP 5096788 A JP5096788 A JP 5096788A JP H01225222 A JPH01225222 A JP H01225222A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- cascade
- stage
- power supply
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電源の投入に応じ、リセットパルスを発生す
るパワーオンリセット回路に関するものである。
るパワーオンリセット回路に関するものである。
か＼る″リセット回路は、電源の投入時に初期状態を設
定する目的上、各種の電子回路において用いられており
、従来は、第２図の回路図に示す構成が一般的に採用さ
れている。
定する目的上、各種の電子回路において用いられており
、従来は、第２図の回路図に示す構成が一般的に採用さ
れている。
すなわち、抵抗素子１とコンデンサ２との直列回路へ電
源３を印加し、電源投入時に零となっており、その後、
時定数に応じて上昇するコンデンサ２の端子電圧をイン
バータ４により反転し、コンデンサ２の端子電圧が上昇
するまでの間、インバーク４の出力からリセットパルス
ＲＰを得るものとなっている。
源３を印加し、電源投入時に零となっており、その後、
時定数に応じて上昇するコンデンサ２の端子電圧をイン
バータ４により反転し、コンデンサ２の端子電圧が上昇
するまでの間、インバーク４の出力からリセットパルス
ＲＰを得るものとなっている。
しかし、第２図の構成においては、集積回路化に際し、
コンデンサ２の形成に大きなスペースを必要とし、集積
回路のチップ面積増大を招来するため、全般的に集積回
路化が困難となる欠点を生じている。
コンデンサ２の形成に大きなスペースを必要とし、集積
回路のチップ面積増大を招来するため、全般的に集積回
路化が困難となる欠点を生じている。
前述の課題を解決するため、本発明はつぎの手段により
構成するものとなっている。
構成するものとなっている。
すなわち、ＭＯＳトランジスタ（以下、ＭＯ８ＴＲ）の
ドレインへ抵抗素子を介して電源を印加すると共に、こ
のドレインヘバツ７ア回路（以下、ＢＡＦ）の入力を接
続した基本回路をＮ（Ｎ＝２．３．４・・・）段設け、
との各基本回路におけるＢＡＦの出力とＭＯＳ Ｔ Ｈ
のソースとを順次に接続した第１の縦続回路と、この第
１の縦続回路と同一構成を有する第２の縦続回路と、こ
れら第１および第２の縦続回路の最終段におけるＢＡＦ
の各出力を入力とする排他的論理和（以下、ＥＸＯＲ）
回路と、第１の縦続回路の初段におけるＭＯ８ＴＲのソ
ースへ印加した正電源と、第２の縦続回路の初段におけ
るＭＯ８ＴＨのソースへ印加した負を源と、第１および
第２の縦続回路の２×Ｉ−１（Ｉ＝１．２．３・・・）
段における各ＭＯ８ＴＲのゲートへ印加した第１のクロ
ック信号と、第１および第２の縦続回路の２ｘ Ｉ （
Ｉ＝１．２．３・・・）段における各ＭＯ８ＴＨのゲー
トへ印加した第１のクロック信号と相補的に変化する第
２のクロック信号とを備えたものである。
ドレインへ抵抗素子を介して電源を印加すると共に、こ
のドレインヘバツ７ア回路（以下、ＢＡＦ）の入力を接
続した基本回路をＮ（Ｎ＝２．３．４・・・）段設け、
との各基本回路におけるＢＡＦの出力とＭＯＳ Ｔ Ｈ
のソースとを順次に接続した第１の縦続回路と、この第
１の縦続回路と同一構成を有する第２の縦続回路と、こ
れら第１および第２の縦続回路の最終段におけるＢＡＦ
の各出力を入力とする排他的論理和（以下、ＥＸＯＲ）
回路と、第１の縦続回路の初段におけるＭＯ８ＴＲのソ
ースへ印加した正電源と、第２の縦続回路の初段におけ
るＭＯ８ＴＨのソースへ印加した負を源と、第１および
第２の縦続回路の２×Ｉ−１（Ｉ＝１．２．３・・・）
段における各ＭＯ８ＴＲのゲートへ印加した第１のクロ
ック信号と、第１および第２の縦続回路の２ｘ Ｉ （
Ｉ＝１．２．３・・・）段における各ＭＯ８ＴＨのゲー
トへ印加した第１のクロック信号と相補的に変化する第
２のクロック信号とを備えたものである。
したがって、第１および第２の各縦続回路によりシフト
レジスタが構成されており、電源投入直後は両者の最終
段出力が一致し、ＥＸＯＲ回路の出力は論理値のｒＯＪ
となっているのに対し、各クロック信号の印加に応じて
第２の縦続回路の初段へ印加された負電源の「０」が順
次にシフトして最終段出力へ送出され、このときＥＸＯ
Ｒ回路の両人力が不一致となり、論理値「１」のリセッ
トパルスが送出される。
レジスタが構成されており、電源投入直後は両者の最終
段出力が一致し、ＥＸＯＲ回路の出力は論理値のｒＯＪ
となっているのに対し、各クロック信号の印加に応じて
第２の縦続回路の初段へ印加された負電源の「０」が順
次にシフトして最終段出力へ送出され、このときＥＸＯ
Ｒ回路の両人力が不一致となり、論理値「１」のリセッ
トパルスが送出される。
以下、実施例を示す第１図の回路図によって本発明の詳
細な説明する。
細な説明する。
同図においては、基本回路１１１を代表として示すとお
り、ＮチャネルのＭＯ８ＴＲ１２を用い、これのドレイ
ンへ抵抗素子１３を介して正電源３を印加すると共に、
このドレインへＢＡＦｌ ４の入力を接続しておシ、こ
れらの基本回路１１１〜１１ｒｌをＮ（Ｎ＝２．３．４
・・・）段設け、各基本回路１１１〜１１ＨにおけるＢ
ＡＦ’の出力とＭＯ８ＴＲのソースとを順次に接続し、
第１の縦続回路１５を構成している。
り、ＮチャネルのＭＯ８ＴＲ１２を用い、これのドレイ
ンへ抵抗素子１３を介して正電源３を印加すると共に、
このドレインへＢＡＦｌ ４の入力を接続しておシ、こ
れらの基本回路１１１〜１１ｒｌをＮ（Ｎ＝２．３．４
・・・）段設け、各基本回路１１１〜１１ＨにおけるＢ
ＡＦ’の出力とＭＯ８ＴＲのソースとを順次に接続し、
第１の縦続回路１５を構成している。
また、基本回路１１１〜１１ｒｌと同様の基本回路１６
、〜ｔｅｎにより縦続回路１５と同一構成とした第２の
縦続回路１７を設け、両回路１５．１７の最終段１１ｎ
、１６ｎにおけるＢＡＦの出力をＥＸＯＲ回路１８の入
力へ与えている一方、縦続回路１５の初段１１１におけ
るＭＯ８ＴＨのソースへ正電源３を印加し、縦続回路１
７の初段１６．におけるＭＯ８ＴＨのソースには負電源
１９を印加している。
、〜ｔｅｎにより縦続回路１５と同一構成とした第２の
縦続回路１７を設け、両回路１５．１７の最終段１１ｎ
、１６ｎにおけるＢＡＦの出力をＥＸＯＲ回路１８の入
力へ与えている一方、縦続回路１５の初段１１１におけ
るＭＯ８ＴＨのソースへ正電源３を印加し、縦続回路１
７の初段１６．におけるＭＯ８ＴＨのソースには負電源
１９を印加している。
こ１において、両縦続回路１５．１７の２ｘｌ−１（Ｉ
＝１．２．３・・・）段１１ｉｔ１８１＋１１ｓ＋１６
６．１１ｓ、１６ｓ等の奇数段におけるＭＯ８ＴＲのゲ
ートには、第１のクロック信号ＣＬＫを印加していると
共に、両縦続回路１５．１７の２×Ｉ（■＝１．２．３
・・・）段１１ｓｓ１８ｓｔ１１４＊１６＊＋１１ｓｔ
１６ａ等の偶数段におけるＨＯ８ＴＨのゲートへ、クロ
ック信号ＣＬＫと相補的に変化する第２のクロック信号
ＣＬＫを印加しており、これによって、両縦続回路１５
．１７にシフトレジスタとしての動作を行なわせるもの
となっている。
＝１．２．３・・・）段１１ｉｔ１８１＋１１ｓ＋１６
６．１１ｓ、１６ｓ等の奇数段におけるＭＯ８ＴＲのゲ
ートには、第１のクロック信号ＣＬＫを印加していると
共に、両縦続回路１５．１７の２×Ｉ（■＝１．２．３
・・・）段１１ｓｓ１８ｓｔ１１４＊１６＊＋１１ｓｔ
１６ａ等の偶数段におけるＨＯ８ＴＨのゲートへ、クロ
ック信号ＣＬＫと相補的に変化する第２のクロック信号
ＣＬＫを印加しており、これによって、両縦続回路１５
．１７にシフトレジスタとしての動作を行なわせるもの
となっている。
したがって、電源の投入直後は各段１１１〜１１ｎ１１
６１〜１６ｎのＢＡＦ入カへ正電源３が印加されている
ため、最終段１１ｎ１１６Ｈの両出力が共に論理値の「
１」であり、ＥＸＯＲ回路１８の出力は「０」となって
いるのに対し、クロック信号ＣＬＫおよびＣＬＫが各々
Ｎ回の変化を行なうと、初段１６．の負電源１９による
「０」が各ＭＯ８ＴＲのオン、オフに応じて順次にシフ
トされ、最終段１６ｎの出力として現れる一方、初段１
１１には正電源３による「１」が与えられているため、
これが同様にシフトされて最終段１１ｎへ現れても、こ
の出力は「１」を維持するものとなシ、このときにＥＸ
ＯＲ回路１８の両入力が不一致となって同回路１８から
ｒｌＪのリセットパルスＲＰが送出される。
６１〜１６ｎのＢＡＦ入カへ正電源３が印加されている
ため、最終段１１ｎ１１６Ｈの両出力が共に論理値の「
１」であり、ＥＸＯＲ回路１８の出力は「０」となって
いるのに対し、クロック信号ＣＬＫおよびＣＬＫが各々
Ｎ回の変化を行なうと、初段１６．の負電源１９による
「０」が各ＭＯ８ＴＲのオン、オフに応じて順次にシフ
トされ、最終段１６ｎの出力として現れる一方、初段１
１１には正電源３による「１」が与えられているため、
これが同様にシフトされて最終段１１ｎへ現れても、こ
の出力は「１」を維持するものとなシ、このときにＥＸ
ＯＲ回路１８の両入力が不一致となって同回路１８から
ｒｌＪのリセットパルスＲＰが送出される。
このため、電源投入からリセットパルスＲＰを送出する
までの時間が正確になると共に、コンデンサを用いずに
構成できるものとなり、集積回路化に際しチップ面積の
減少が容易となる。
までの時間が正確になると共に、コンデンサを用いずに
構成できるものとなり、集積回路化に際しチップ面積の
減少が容易となる。
以上の説明により明らかなとおり本発明によれば、ＭＯ
８ＴＲのドレインへ抵抗素子を介して電源を印加すると
共に、ドレインへＢＡＦの入力を接続した基本回路をＮ
段設け、これにより第１の縦続回路を構成すると共に、
同一構成を有する第２の縦続回路を設け、両回路の最終
段出力を入力とするＥＸＯＲ回路を設けたうえ、両縦続
回路の各初段へ正電源および負電源を各個に印加し、相
補関係を有する第１および第２のクロック信号により、
各初段の正電源および負電源による各論理値を頭次にシ
フトさせるものとしたことにより、コンデンサを用いず
に目的が達せられ、集積回路化が容易になるため、各種
用途のバワーオ／リセットパルス発生において顕著な効
果が得られる。
８ＴＲのドレインへ抵抗素子を介して電源を印加すると
共に、ドレインへＢＡＦの入力を接続した基本回路をＮ
段設け、これにより第１の縦続回路を構成すると共に、
同一構成を有する第２の縦続回路を設け、両回路の最終
段出力を入力とするＥＸＯＲ回路を設けたうえ、両縦続
回路の各初段へ正電源および負電源を各個に印加し、相
補関係を有する第１および第２のクロック信号により、
各初段の正電源および負電源による各論理値を頭次にシ
フトさせるものとしたことにより、コンデンサを用いず
に目的が達せられ、集積回路化が容易になるため、各種
用途のバワーオ／リセットパルス発生において顕著な効
果が得られる。
第１図は本発明の実施例を示す回路図、第２図は従来例
の回路図である。 ３＠＠１１＠正電源、１１１〜１１ｎ、１６１〜１６ｎ
・・・・基本回路、１２・−・・ＭＯＳ トランジスタ
、１３・拳・命抵抗素子、１４・・・・バッファ回路、
１５．１７・・−・縦続回路、１８拳・・・排他的論理
和回路、１９・・・・負電源、ＣＬＫ、ＣＬＫ・・・・
クロック信号、ＲＰ・・・・リセットパルス。
の回路図である。 ３＠＠１１＠正電源、１１１〜１１ｎ、１６１〜１６ｎ
・・・・基本回路、１２・−・・ＭＯＳ トランジスタ
、１３・拳・命抵抗素子、１４・・・・バッファ回路、
１５．１７・・−・縦続回路、１８拳・・・排他的論理
和回路、１９・・・・負電源、ＣＬＫ、ＣＬＫ・・・・
クロック信号、ＲＰ・・・・リセットパルス。
Claims (1)
- ＭＯＳトランジスタのドレインへ抵抗素子を介して電源
を印加すると共に、前記ドレインへバツフア回路の入力
を接続した基本回路をＮ（Ｎ＝２、３、４・・・）段設
け、該各基本回路における前記バッファ回路の出力とＭ
ＯＳトランジスタのソースとを順次に接続した第１の縦
続回路と、該第１の縦続回路と同一構成を有する第２の
縦続回路と、前記第１および第２の縦続回路の最終段に
おけるバッファ回路の各出力を入力とする排他的論理和
回路と、前記第１の縦続回路の初段におけるＭＯＳトラ
ンジスタのソースへ印加した正電源と、前記第２の縦続
回路の初段におけるＭＯＳトランジスタのソースへ印加
した負電源と、前記第１および第２の縦続回路の２×Ｉ
−１（Ｉ＝１、２、３・・・）段における各ＭＯＳトラ
ンジスタのゲートへ印加した第１のクロック信号と、前
記第１および第２の縦続回路の第２×Ｉ（Ｉ＝１、２、
３・・・）段における各ＭＯＳトランジスタのゲートへ
印加した前記第１のクロック信号と相補的に変化する第
２のクロック信号とを備えたことを特徴とするパワーオ
ンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096788A JPH01225222A (ja) | 1988-03-04 | 1988-03-04 | パワーオンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096788A JPH01225222A (ja) | 1988-03-04 | 1988-03-04 | パワーオンリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01225222A true JPH01225222A (ja) | 1989-09-08 |
Family
ID=12873590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5096788A Pending JPH01225222A (ja) | 1988-03-04 | 1988-03-04 | パワーオンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01225222A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2023276734A1 (ja) * | 2021-06-28 | 2023-01-05 |
-
1988
- 1988-03-04 JP JP5096788A patent/JPH01225222A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2023276734A1 (ja) * | 2021-06-28 | 2023-01-05 |
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