JPH0724379B2 - パワーオン・リセット回路 - Google Patents
パワーオン・リセット回路Info
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- JPH0724379B2 JPH0724379B2 JP26246889A JP26246889A JPH0724379B2 JP H0724379 B2 JPH0724379 B2 JP H0724379B2 JP 26246889 A JP26246889 A JP 26246889A JP 26246889 A JP26246889 A JP 26246889A JP H0724379 B2 JPH0724379 B2 JP H0724379B2
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 （第５、６図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の第１実施例 （第１〜３図） 本発明の第２実施例 （第４図） 発明の効果 〔概要〕 パワーオン・リセット回路に関し、 定性的にパワーオン・リセットのかかる電圧範囲を制御
することができるパワーオン・リセット回路を提供する
とを目的とし、 高電位側の第１のトランジスタと、低電位側の第２のト
ランジスタとを備え、入力信号を反転させて出力するイ
ンバータ回路を有するパワーオン・リセット回路であっ
て、前記第１のトランジスタに並列に第３のトランジス
タを設け、該第３のトランジスタのゲートには所定の電
源間を所定のインピーダンス素子で分圧したバイアスを
印加し、該バイアスが印加された第３のトランジスタの
しきい値に基づいて該第３のトランジスタをオン／オフ
してリセットのかかる電圧を制御するように構成する。
することができるパワーオン・リセット回路を提供する
とを目的とし、 高電位側の第１のトランジスタと、低電位側の第２のト
ランジスタとを備え、入力信号を反転させて出力するイ
ンバータ回路を有するパワーオン・リセット回路であっ
て、前記第１のトランジスタに並列に第３のトランジス
タを設け、該第３のトランジスタのゲートには所定の電
源間を所定のインピーダンス素子で分圧したバイアスを
印加し、該バイアスが印加された第３のトランジスタの
しきい値に基づいて該第３のトランジスタをオン／オフ
してリセットのかかる電圧を制御するように構成する。
本発明は、パワーオン・リセット回路に係り、詳しく
は、リセットのかかる電圧を定性的に制御可能なパワー
オン・リセット回路に関する。
は、リセットのかかる電圧を定性的に制御可能なパワー
オン・リセット回路に関する。
RSラッチや各種フリップフロップなどでは電源を投入し
た直後にＳ端子やＲ端子が“L"レベルであるとすると、
出力Ｑは“H"になるか“L"になるかということがわから
ない。真理値表によれば、Ｓ端子やＲ端子が“L"の時は
Qn（前の状態を保持）となっているが、電源投入直後に
は前の状態というものが存在しないことによる。そこ
で、実際にRSラッチやフリップフロップなどを使用する
時には、電源投入直後にそのICの出力状態を決定するた
めの作業が必要になる。これを一般にはイニシャライズ
（初期化）と呼んでいる。このイニシャライズは、電源
投入後に何ms（特に時間の制約はない、電源電圧が安定
するまでの間）のパルスを発生させ、それをリセット
（Ｒ）端子に加えて、RSラッチやフリップフロップの出
力Ｑを“L"にするものであり、イニシャル・リセット・
パワーオン・リセットとも呼ばれる。
た直後にＳ端子やＲ端子が“L"レベルであるとすると、
出力Ｑは“H"になるか“L"になるかということがわから
ない。真理値表によれば、Ｓ端子やＲ端子が“L"の時は
Qn（前の状態を保持）となっているが、電源投入直後に
は前の状態というものが存在しないことによる。そこ
で、実際にRSラッチやフリップフロップなどを使用する
時には、電源投入直後にそのICの出力状態を決定するた
めの作業が必要になる。これを一般にはイニシャライズ
（初期化）と呼んでいる。このイニシャライズは、電源
投入後に何ms（特に時間の制約はない、電源電圧が安定
するまでの間）のパルスを発生させ、それをリセット
（Ｒ）端子に加えて、RSラッチやフリップフロップの出
力Ｑを“L"にするものであり、イニシャル・リセット・
パワーオン・リセットとも呼ばれる。
従来この種のパワーオン・リセット回路としては、例え
ば第５図に示すようなものがある。第５図において、１
はパワーオン・リセット回路であり、パワーオン・リセ
ット回路１は抵抗Ｒ、コンデンサＣおよびダイオードＤ
からなる積分回路２と、波形整形用のインバータ３と、
により構成されている。
ば第５図に示すようなものがある。第５図において、１
はパワーオン・リセット回路であり、パワーオン・リセ
ット回路１は抵抗Ｒ、コンデンサＣおよびダイオードＤ
からなる積分回路２と、波形整形用のインバータ３と、
により構成されている。
このパワーオン・リセット回路１はＣ−MOSICの入力イ
ンピーダンスが高いのを利用して、入力回路に大きな時
定数の積分回路２を設け、第６図に示すように電源VDD
の立ち上がり時に遅れ時間を作り、それをパルス（POR
信号）として取り出すようにしている。なお、ここでは
インバータ３を１段としているが、これは波形を整形す
るためのものであり、必要に応じて複数段（例えば、３
段）としてもよい。
ンピーダンスが高いのを利用して、入力回路に大きな時
定数の積分回路２を設け、第６図に示すように電源VDD
の立ち上がり時に遅れ時間を作り、それをパルス（POR
信号）として取り出すようにしている。なお、ここでは
インバータ３を１段としているが、これは波形を整形す
るためのものであり、必要に応じて複数段（例えば、３
段）としてもよい。
しかしながら、このような従来のパワーオン・リセット
回路にあっては、CRによる積分回路２によりリセットの
かかる電圧範囲を制御する構成となっているため、その
電圧範囲は容量Ｃによる充放電時間に左右されるために
安定度に限界がある。具体的には、チップに搭載すると
き、製造プロセス時でＲ・Ｃのバラツキにより、POR信
号幅もバラツキを生ずる。したがって、リセットのかか
る電圧を安定に制御できないという問題点があった。
回路にあっては、CRによる積分回路２によりリセットの
かかる電圧範囲を制御する構成となっているため、その
電圧範囲は容量Ｃによる充放電時間に左右されるために
安定度に限界がある。具体的には、チップに搭載すると
き、製造プロセス時でＲ・Ｃのバラツキにより、POR信
号幅もバラツキを生ずる。したがって、リセットのかか
る電圧を安定に制御できないという問題点があった。
そこで本発明は、定性的にパワーオン・リセットのかか
る電圧範囲を制御することができるパワーオン・リセッ
ト回路を提供することを目的としている。
る電圧範囲を制御することができるパワーオン・リセッ
ト回路を提供することを目的としている。
本発明によるパワーオン・リセット回路は上記目的達成
のため、高電位側の第１のトランジスタと、低電位側の
第２のトランジスタとを備え、入力信号を反転させて出
力するインバータ回路を有するパワーオン・リセット回
路であって、前記第１のトランジスタに並列に第３のト
ランジスタを設け、該第３のトランジスタのゲートには
所定の電源間を所定のインピーダンス素子で分圧したバ
イアスを印加し、該バイアスが印加された第３のトラン
ジスタのしきい値に基づいて該第３のトランジスタをオ
ン／オフしてリセットのかかる電圧を制御するようにし
ている。
のため、高電位側の第１のトランジスタと、低電位側の
第２のトランジスタとを備え、入力信号を反転させて出
力するインバータ回路を有するパワーオン・リセット回
路であって、前記第１のトランジスタに並列に第３のト
ランジスタを設け、該第３のトランジスタのゲートには
所定の電源間を所定のインピーダンス素子で分圧したバ
イアスを印加し、該バイアスが印加された第３のトラン
ジスタのしきい値に基づいて該第３のトランジスタをオ
ン／オフしてリセットのかかる電圧を制御するようにし
ている。
本発明では、第１のトランジスタおよび第２のトランジ
スタからなるインバータの第１のトランジスタに並列に
第３のトランジスタが設けられ、第３のトランジスタの
ゲートには所定の電源間を所定のインピーダンス素子で
分圧されたバイアス電位が印加される。そのため、製造
プロセスにバラツキがあっても、第３のトランジスタの
ゲートに印加されるバイアス電位は、インピーダンス素
子の分圧比で決定されるため、製造プロセスのバラツキ
に対して、殆ど影響されない。
スタからなるインバータの第１のトランジスタに並列に
第３のトランジスタが設けられ、第３のトランジスタの
ゲートには所定の電源間を所定のインピーダンス素子で
分圧されたバイアス電位が印加される。そのため、製造
プロセスにバラツキがあっても、第３のトランジスタの
ゲートに印加されるバイアス電位は、インピーダンス素
子の分圧比で決定されるため、製造プロセスのバラツキ
に対して、殆ど影響されない。
したがって、分圧されたバイアス電位が第３のトランジ
スタのしきい値より小さいと第３のトランジスタはオフ
してリセット状態の“L"レベルを出力し、バイアス電位
が第３のトランジスタのしきい値より大きいと第３のト
ランジスタはオンして第３のトランジスタを経由して貫
通電流が流れ非リセット状態の“H"レベルを出力する。
その結果、所望のリセット電圧を精度良く得ることがで
る。
スタのしきい値より小さいと第３のトランジスタはオフ
してリセット状態の“L"レベルを出力し、バイアス電位
が第３のトランジスタのしきい値より大きいと第３のト
ランジスタはオンして第３のトランジスタを経由して貫
通電流が流れ非リセット状態の“H"レベルを出力する。
その結果、所望のリセット電圧を精度良く得ることがで
る。
以下、本発明を図面に基づいて説明する。
第１〜３図は本発明に係るパワーオン・リセット回路の
第１実施例を示す図であり、CMOSトランジスタにより構
成した例である。
第１実施例を示す図であり、CMOSトランジスタにより構
成した例である。
まず、構成を説明する。第１図において、11はパワーオ
ン・リセット回路であり、パワーオン・リセット回路11
は、入力信号をそれぞれのゲートに受けるＰチャネルMO
SトランジスタTr1およびＮチャネルMOSトランジスタTr2
からなるインバータ12と、インバータ12の出力が入力さ
れ、並列に接続されたＰチャネルMOSトランジスタTr3、
Tr4に直列に接続されたＮチャネルMOSトランジスタTr5
および抵抗R1〜R3からなるリセット電圧制御回路13と、
リセット電圧制御回路13の出力をそれぞれゲートに受け
るＰチャネルMOSトランジスタTr6およびＮチャネルMOS
トランジスタTr7からなるインバータ14と、ＰチャネルM
OSトランジスタTr8およびＮチャネルMOSトランジスタTr
9からなり、その出力をパワーオン・リセット回路11の
出力信号として外部に出力するインバータ15と、により
構成されている。すなわち、リセット電圧制御回路13
は、ＰチャネルMOSトランジスタTr3（第１のトランジス
タ）およびＮチャネルMOSトランジスタTr5（第２のトラ
ンジスタ）からなる通常のインバータの高電位側のトラ
ンジスタTr3と並列にＰチャネルMOSトランジスタTr4
（第３のトランジスタ）を設けるとともに、低電位側の
トランジスタTr5に抵抗R3を設け、かつトランジスタTr4
のゲートには高電位側電源と低電位側電源との間を抵抗
R1、R2（所定のインピーダンス素子）で分圧した電圧
（バイアス）を印加するように構成する。ここで、本実
施例では所定のインピーダンス素子として抵抗R1、R2を
用いているが、これに限らず、例えばレベルシフト用ダ
イオードを用いるようにしてもよい。
ン・リセット回路であり、パワーオン・リセット回路11
は、入力信号をそれぞれのゲートに受けるＰチャネルMO
SトランジスタTr1およびＮチャネルMOSトランジスタTr2
からなるインバータ12と、インバータ12の出力が入力さ
れ、並列に接続されたＰチャネルMOSトランジスタTr3、
Tr4に直列に接続されたＮチャネルMOSトランジスタTr5
および抵抗R1〜R3からなるリセット電圧制御回路13と、
リセット電圧制御回路13の出力をそれぞれゲートに受け
るＰチャネルMOSトランジスタTr6およびＮチャネルMOS
トランジスタTr7からなるインバータ14と、ＰチャネルM
OSトランジスタTr8およびＮチャネルMOSトランジスタTr
9からなり、その出力をパワーオン・リセット回路11の
出力信号として外部に出力するインバータ15と、により
構成されている。すなわち、リセット電圧制御回路13
は、ＰチャネルMOSトランジスタTr3（第１のトランジス
タ）およびＮチャネルMOSトランジスタTr5（第２のトラ
ンジスタ）からなる通常のインバータの高電位側のトラ
ンジスタTr3と並列にＰチャネルMOSトランジスタTr4
（第３のトランジスタ）を設けるとともに、低電位側の
トランジスタTr5に抵抗R3を設け、かつトランジスタTr4
のゲートには高電位側電源と低電位側電源との間を抵抗
R1、R2（所定のインピーダンス素子）で分圧した電圧
（バイアス）を印加するように構成する。ここで、本実
施例では所定のインピーダンス素子として抵抗R1、R2を
用いているが、これに限らず、例えばレベルシフト用ダ
イオードを用いるようにしてもよい。
なお、VDDは高電位側電源、VSSは低電位側電源であり、
本実施例ではVSSは接地電位（GND）である。
本実施例ではVSSは接地電位（GND）である。
以上の構成において、第１図中〜の各点の電位を表
すものとする。抵抗R1と抵抗R2により、電圧分割された
の電位がトランジスタTr4のしきい値より小さいと、
トランジスタTr4はオフの状態でリセット電圧制御回路1
3の出力はリセット状態の“L"である。そして、の電
位がトランジスタTr4のしきい値TTHより上がるとトラン
ジスタTr4はオンし、トランジスタTr4、トランジスタTr
5および抵抗R3の間に貫通電流が流れる。この場合、抵
抗R3の電圧降下によりの電位が上がり、リセット電圧
制御回路13の出力は“H"となる。すなわち、第２図に電
源電圧の波形図を示すようにリセットのかかる電圧をV1
とすると、０〜V1まではリセット動作し、V1〜VDDまで
はリセット動作を行わない。
すものとする。抵抗R1と抵抗R2により、電圧分割された
の電位がトランジスタTr4のしきい値より小さいと、
トランジスタTr4はオフの状態でリセット電圧制御回路1
3の出力はリセット状態の“L"である。そして、の電
位がトランジスタTr4のしきい値TTHより上がるとトラン
ジスタTr4はオンし、トランジスタTr4、トランジスタTr
5および抵抗R3の間に貫通電流が流れる。この場合、抵
抗R3の電圧降下によりの電位が上がり、リセット電圧
制御回路13の出力は“H"となる。すなわち、第２図に電
源電圧の波形図を示すようにリセットのかかる電圧をV1
とすると、０〜V1まではリセット動作し、V1〜VDDまで
はリセット動作を行わない。
以下、上記パワーオン・リセット回路11を具体的に設計
した例を説明する。
した例を説明する。
リセット電圧を2.3Vで設計する場合 R1＝200KΩ、R2＝260KΩ、R3＝300KΩ、Tr4のしきい値V
TH−1.0V（Pch）とすると、 VDDが2.3Vより小さいとき出力“L" VDDが2.3Vより大きいとき出力“H" となり、このときの各部の電圧波形図は第３図で示され
る。同図中、太実線はパワーオン・リセット回路11のパ
ワーオン・リセット動作を表す出力の電圧波形、実線
はVDDの電圧波形、破線はの電位を表す波形である。
TH−1.0V（Pch）とすると、 VDDが2.3Vより小さいとき出力“L" VDDが2.3Vより大きいとき出力“H" となり、このときの各部の電圧波形図は第３図で示され
る。同図中、太実線はパワーオン・リセット回路11のパ
ワーオン・リセット動作を表す出力の電圧波形、実線
はVDDの電圧波形、破線はの電位を表す波形である。
なお、R1とR2の変更によりリセット電圧値の変更も容易
である。また、実際に本パワーオン・リセット回路11に
てチップを作成し、所望するリセット動作を得ることが
できる。
である。また、実際に本パワーオン・リセット回路11に
てチップを作成し、所望するリセット動作を得ることが
できる。
以上説明したように、本実施例では、トランジスタTr
3、Tr5からなるインバータのトランジスタTr3に並列に
トランジスタTr4を設け、Tr4のゲートにはR1とR2の抵抗
分割によるバイアス電圧を印加している。したがって、
Tr4に印加されるバイアスとそのしきい値との大小関係
によってTr4はオン・オフし、リセット電圧制御回路13
の出力レベルが“H"又は“L"の適切なレベルに制限さ
れ、所望するリセット電圧を得ることが可能となる。こ
の場合、製造プロセスにバラツキがあってもトランジス
タTr4のゲートに印加されるバイアス電位は抵抗R1、R2
の分圧比で決定されるため、製造プロセスのバラツキに
対して殆ど影響されず、リセットのかかる電圧を安定し
て制御することができる。
3、Tr5からなるインバータのトランジスタTr3に並列に
トランジスタTr4を設け、Tr4のゲートにはR1とR2の抵抗
分割によるバイアス電圧を印加している。したがって、
Tr4に印加されるバイアスとそのしきい値との大小関係
によってTr4はオン・オフし、リセット電圧制御回路13
の出力レベルが“H"又は“L"の適切なレベルに制限さ
れ、所望するリセット電圧を得ることが可能となる。こ
の場合、製造プロセスにバラツキがあってもトランジス
タTr4のゲートに印加されるバイアス電位は抵抗R1、R2
の分圧比で決定されるため、製造プロセスのバラツキに
対して殆ど影響されず、リセットのかかる電圧を安定し
て制御することができる。
また、第５図に示すようなCRを使用していた従来のパワ
ーオン・リセット回路ではtr、tf、tw等がかなりの規則
を受けていたが、本パワーオン・リセット回路11では短
時間で応答するため、回路動作は安定した状態となる。
ーオン・リセット回路ではtr、tf、tw等がかなりの規則
を受けていたが、本パワーオン・リセット回路11では短
時間で応答するため、回路動作は安定した状態となる。
以上の第１実施例は入力をGNDに接続し、本パワーオン
・リセット回路11を本来の目的であるパワーオン・リセ
ット動作に用いた例であるが、この場合、パワーオン・
リセット回路11にその回路動作に直接関与しないトラン
ジスタTr3を設けている理由は次のようなものである。
・リセット回路11を本来の目的であるパワーオン・リセ
ット動作に用いた例であるが、この場合、パワーオン・
リセット回路11にその回路動作に直接関与しないトラン
ジスタTr3を設けている理由は次のようなものである。
第４図は本発明に係るパワーオン・リセット回路の第２
実施例を示す図であり、回路構成自体は第１図に示すも
のと同一構成である。第４図に示すパワーオン・リセッ
ト回路11の入力にはVDD側の入力が加えられる。したが
って、入力をVDD側にすることにより、VDD＞リセット電
圧の範囲で強制リセットのコントロールが可能になり、
シミュレーションによってリセット動作と非リセット時
の動作を確認可能になる。このようにトランジスタTr3
を設けておくことにより強制リセットのコントロールを
可能にすると、システムの評価時にその評価が便利なも
のとなる。
実施例を示す図であり、回路構成自体は第１図に示すも
のと同一構成である。第４図に示すパワーオン・リセッ
ト回路11の入力にはVDD側の入力が加えられる。したが
って、入力をVDD側にすることにより、VDD＞リセット電
圧の範囲で強制リセットのコントロールが可能になり、
シミュレーションによってリセット動作と非リセット時
の動作を確認可能になる。このようにトランジスタTr3
を設けておくことにより強制リセットのコントロールを
可能にすると、システムの評価時にその評価が便利なも
のとなる。
本発明によれば、パワーオン・リセットのかかる電圧範
囲を定性的に制御することができ、回路の制御精度を向
上させることができる。
囲を定性的に制御することができ、回路の制御精度を向
上させることができる。
第１〜３図は本発明に係るパワーオン・リセット回路の
第１実施例を示す図であり、 第１図はその回路図、 第２図はそのタイミングチャート、 第３図はそのパワーオン・リセット動作を表す電圧波形
図、 第４図は本発明に係るパワーオン・リセット回路の第２
実施例を示すその回路図、 第５、６図は従来のパワーオン・リセット回路を示す図
であり、 第５図はその回路図、 第６図はそのタイミングチャートである。 11……パワーオン・リセット回路、 12、14、15……インバータ、 13……リセット電圧制御回路、 Tr1、Tr6、Tr8……ＰチャネルMOSトランジスタ、 Tr2、Tr7、Tr9……ＮチャネルMOSトランジスタ、 Tr3……ＰチャネルMOSトランジスタ（第１のトランジス
タ）、 Tr4……ＰチャネルMOSトランジスタ（第３のトランジス
タ）、 Tr5……ＮチャネルMOSトランジスタ（第２のトランジス
タ）、 R1、R2……抵抗（所定のインピーダンス素子）、 R3……抵抗、 VDD……高電位側電源、 VSS……低電位側電源。
第１実施例を示す図であり、 第１図はその回路図、 第２図はそのタイミングチャート、 第３図はそのパワーオン・リセット動作を表す電圧波形
図、 第４図は本発明に係るパワーオン・リセット回路の第２
実施例を示すその回路図、 第５、６図は従来のパワーオン・リセット回路を示す図
であり、 第５図はその回路図、 第６図はそのタイミングチャートである。 11……パワーオン・リセット回路、 12、14、15……インバータ、 13……リセット電圧制御回路、 Tr1、Tr6、Tr8……ＰチャネルMOSトランジスタ、 Tr2、Tr7、Tr9……ＮチャネルMOSトランジスタ、 Tr3……ＰチャネルMOSトランジスタ（第１のトランジス
タ）、 Tr4……ＰチャネルMOSトランジスタ（第３のトランジス
タ）、 Tr5……ＮチャネルMOSトランジスタ（第２のトランジス
タ）、 R1、R2……抵抗（所定のインピーダンス素子）、 R3……抵抗、 VDD……高電位側電源、 VSS……低電位側電源。
Claims (1)
- 【請求項１】高電位側の第１のトランジスタと、低電位
側の第２のトランジスタとを備え、 入力信号を反転させて出力するインバータ回路を有する
パワーオン・リセット回路であって、 前記第１のトランジスタに並列に第３のトランジスタを
設け、 該第３のトランジスタのゲートには所定の電源間を所定
のインピーダンス素子で分圧したバイアスを印加し、 該バイアスが印加された第３のトランジスタのしきい値
に基づいて該第３のトランジスタをオン／オフしてリセ
ットのかかる電圧を制御するようにしたことを特徴とす
るパワーオン・リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26246889A JPH0724379B2 (ja) | 1989-10-06 | 1989-10-06 | パワーオン・リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26246889A JPH0724379B2 (ja) | 1989-10-06 | 1989-10-06 | パワーオン・リセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03123217A JPH03123217A (ja) | 1991-05-27 |
| JPH0724379B2 true JPH0724379B2 (ja) | 1995-03-15 |
Family
ID=17376206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26246889A Expired - Fee Related JPH0724379B2 (ja) | 1989-10-06 | 1989-10-06 | パワーオン・リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724379B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109257035B (zh) * | 2018-08-30 | 2022-04-05 | 龙迅半导体（合肥）股份有限公司 | 一种上电复位电路 |
-
1989
- 1989-10-06 JP JP26246889A patent/JPH0724379B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03123217A (ja) | 1991-05-27 |
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