JPH0122768B2 - - Google Patents
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- JPH0122768B2 JPH0122768B2 JP21672183A JP21672183A JPH0122768B2 JP H0122768 B2 JPH0122768 B2 JP H0122768B2 JP 21672183 A JP21672183 A JP 21672183A JP 21672183 A JP21672183 A JP 21672183A JP H0122768 B2 JPH0122768 B2 JP H0122768B2
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- frequency
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- circuits
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- 239000003990 capacitor Substances 0.000 claims abstract description 52
- 239000002131 composite material Substances 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 230000010355 oscillation Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
- H03K4/023—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform by repetitive charge or discharge of a capacitor, analogue generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/005—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing phase or frequency of 2 mutually independent oscillations in demodulators)
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10L—SPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
- G10L19/00—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis
- G10L19/02—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis using spectral analysis, e.g. transform vocoders or subband vocoders
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、２つの信号の周波数の大小比較を
行なう周波数比較回路に関する。
行なう周波数比較回路に関する。
最近、デイジタル技術を用いて音声合成を行な
う装置が開発、実用化されている。この装置では
たとえば、インパルスや白色雑音を音源として用
いて、この音源からの信号をいくつかのデイジタ
ル・フイルタ回路を通過させることによつてアナ
ログ音声信号を得るようにしている。そして、上
記各デイジタル・フイルタ回路における条件設定
は、そのときに得るべきアナログ音声信号に対応
して行なわれる。また上記デイジタル音声合成装
置における各デイジタル・フイルタ回路の条件設
定は、実際の音声を分析し認識した結果に基づい
て行なわれる。
う装置が開発、実用化されている。この装置では
たとえば、インパルスや白色雑音を音源として用
いて、この音源からの信号をいくつかのデイジタ
ル・フイルタ回路を通過させることによつてアナ
ログ音声信号を得るようにしている。そして、上
記各デイジタル・フイルタ回路における条件設定
は、そのときに得るべきアナログ音声信号に対応
して行なわれる。また上記デイジタル音声合成装
置における各デイジタル・フイルタ回路の条件設
定は、実際の音声を分析し認識した結果に基づい
て行なわれる。
第１図は上記音声認識を行なう音声認識回路の
一般的な構成を示す回路図である。第１図におい
て、１はマイクアンプである。このマイクアンプ
１は、図示しないマイクロフオンによつて変換さ
れたアナログ信号を増幅するためのものである。
上記マイクアンプ１の出力はたとえば４個のバン
ドパスフイルタ回路（BPF）２Ａ，２Ｂ，２Ｃ，
２Ｄに並列的に供給される。さらに上記バンドパ
スフイルタ回路２Ａ，２Ｂ，２Ｃ，２Ｄを通過し
た信号は４個の検出回路（DET）３Ａ，３Ｂ，
３Ｃ，３Ｄそれぞれによつて検出され、各検出信
号は４個の各ローパスフイルタ回路（LPF）４
Ａ，４Ｂ，４Ｃ，４Ｄに供給される。上記ローパ
スフイルタ回路４Ａ，４Ｂ，４Ｃ，４Ｄを通過し
た信号はマルチプレクサ（MPX）５を介してア
ナログ／デイジタル変換回路（Ａ／Ｄ）６に選択
的に供給される。そして上記アナログ／デイジタ
ル変換回路６からのデイジタル出力が前記マイク
ロフオンからの入力音声に対する認識結果とな
る。
一般的な構成を示す回路図である。第１図におい
て、１はマイクアンプである。このマイクアンプ
１は、図示しないマイクロフオンによつて変換さ
れたアナログ信号を増幅するためのものである。
上記マイクアンプ１の出力はたとえば４個のバン
ドパスフイルタ回路（BPF）２Ａ，２Ｂ，２Ｃ，
２Ｄに並列的に供給される。さらに上記バンドパ
スフイルタ回路２Ａ，２Ｂ，２Ｃ，２Ｄを通過し
た信号は４個の検出回路（DET）３Ａ，３Ｂ，
３Ｃ，３Ｄそれぞれによつて検出され、各検出信
号は４個の各ローパスフイルタ回路（LPF）４
Ａ，４Ｂ，４Ｃ，４Ｄに供給される。上記ローパ
スフイルタ回路４Ａ，４Ｂ，４Ｃ，４Ｄを通過し
た信号はマルチプレクサ（MPX）５を介してア
ナログ／デイジタル変換回路（Ａ／Ｄ）６に選択
的に供給される。そして上記アナログ／デイジタ
ル変換回路６からのデイジタル出力が前記マイク
ロフオンからの入力音声に対する認識結果とな
る。
ところで、最近の音声認識回路では、スイツチ
ドキヤパシタ・フイルタ技術を用いることによつ
て回路の高集積度化および高精度化が図られるよ
うになつてきており、前記マイクアンプ１、バン
ドパスフイルタ回路２およびローパスフイルタ回
路４はすべてスイツチドキヤパシタ回路を用いて
構成されている。このスイツチドキヤパシタ回路
を用いた回路では、各スイツチドキヤパシタ回路
を制御するために、発振回路と、この発振回路の
出力から種々のクロツクパルスを形成するための
クロツク発生回路が必要となり、各スイツチドキ
ヤパシタ回路ひいては音声認識回路の精度はこの
クロツクパルスの精度に依存している。
ドキヤパシタ・フイルタ技術を用いることによつ
て回路の高集積度化および高精度化が図られるよ
うになつてきており、前記マイクアンプ１、バン
ドパスフイルタ回路２およびローパスフイルタ回
路４はすべてスイツチドキヤパシタ回路を用いて
構成されている。このスイツチドキヤパシタ回路
を用いた回路では、各スイツチドキヤパシタ回路
を制御するために、発振回路と、この発振回路の
出力から種々のクロツクパルスを形成するための
クロツク発生回路が必要となり、各スイツチドキ
ヤパシタ回路ひいては音声認識回路の精度はこの
クロツクパルスの精度に依存している。
ところで、上記発振回路における正確な発振周
波数が求められた場合に、その正確な発振周波数
に対する実際の発振周波数の大小関係、ずれもし
くは両周波数の比を正確に知ることができれば、
実際の発振周波数を正確なものに一致させること
ができる。しかしながら、従来では上記周波数の
大小関係、ずれもしくは周波数比を正確に検出す
る手段としてはたとえばPLL回路等があるが、
このPLL回路は回路構成が複雑であり集積回路
化には適していない。このため従来から存在して
いる回路構成が簡単なものでは正確な発振周波数
を得ることができず、上記スイツチドキヤパシタ
回路自体ひいては音声認識回路の精度を悪化させ
ている。
波数が求められた場合に、その正確な発振周波数
に対する実際の発振周波数の大小関係、ずれもし
くは両周波数の比を正確に知ることができれば、
実際の発振周波数を正確なものに一致させること
ができる。しかしながら、従来では上記周波数の
大小関係、ずれもしくは周波数比を正確に検出す
る手段としてはたとえばPLL回路等があるが、
このPLL回路は回路構成が複雑であり集積回路
化には適していない。このため従来から存在して
いる回路構成が簡単なものでは正確な発振周波数
を得ることができず、上記スイツチドキヤパシタ
回路自体ひいては音声認識回路の精度を悪化させ
ている。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、２つの信号の周波数
の大小関係を高精度に比較検出することができ、
しかも回路構成も簡単な周波数比較回路を提供す
ることにある。
たものであり、その目的は、２つの信号の周波数
の大小関係を高精度に比較検出することができ、
しかも回路構成も簡単な周波数比較回路を提供す
ることにある。
この発明による周波数比較回路では、基準周波
数と比較すべき周波数に応じてその抵抗値が設定
され、負の等価抵抗を有する負性のスイツチドキ
ヤパシタ回路および上記基準周波数に応じてその
抵抗値が設定され、正の等価抵抗を有する正性の
スイツチドキヤパシタ回路が設けられ、上記２個
のスイツチドキヤパシタ回路の各一端には一定の
直流電圧が並列的に供給され、上記２個のスイツ
チドキヤパシタ回路の出力電流の合成電流を得る
ようにその各他端が共通接続され、この合成され
た電流を積分する積分回路が設けられている。
数と比較すべき周波数に応じてその抵抗値が設定
され、負の等価抵抗を有する負性のスイツチドキ
ヤパシタ回路および上記基準周波数に応じてその
抵抗値が設定され、正の等価抵抗を有する正性の
スイツチドキヤパシタ回路が設けられ、上記２個
のスイツチドキヤパシタ回路の各一端には一定の
直流電圧が並列的に供給され、上記２個のスイツ
チドキヤパシタ回路の出力電流の合成電流を得る
ようにその各他端が共通接続され、この合成され
た電流を積分する積分回路が設けられている。
以下図面を参照してこの発明の実施例を説明す
る。第２図はこの発明の周波数比較回路の一実施
例に係る構成を示す回路図である。図において１
０はキヤパシタ１１と４個のスイツチ１２ないし
１５とを有し、その周波数を比較すべき一方の信
号たとえば発振回路からの発振信号SSの周波数S
に応じて抵抗値が設定されかつ負の等価抵抗を持
つスイツチドキヤパシタ回路である。上記スイツ
チドキヤパシタ回路１０において、キヤパシタ１
１の一端にはスイツチ１２および１３の各一端が
接続されており、さらにスイツチ１２の他端はア
ース点に接続されている。上記キヤパシタ１１の
他端にはスイツチ１４および１５の各一端が接続
されており、さらにスイツチ１４の他端はアース
点に接続されている。そして上記４個のスイツチ
１２ないし１５のうちそれぞれ２個ずつのスイツ
チ１２，１５および１３，１４が、信号SSに応じ
て交互にオン状態にされる。２０はキヤパシタ２
１と４個のスイツチ２２ないし２５とを有し、周
波数が一定した基準信号SCのその周波数Cに応じ
て抵抗値が設定されかつ正の等価抵抗を持つスイ
ツチドキヤパシタ回路２０である。このスイツチ
ドキヤパシタ回路２０において、キヤパシタ２１
の一端にはスイツチ２２および２３の各一端が接
続されており、さらにスイツチ２３の他端はアー
ス点に接続されている。上記キヤパシタ２１の他
端にはスイツチ２４および２５の各一端が接続さ
れており、さらにスイツチ２５の他端はアース点
に接続されている。そして上記４個のスイツチ２
２ないし２５のうちそれぞれ２個ずつのスイツチ
２２，２４および２３，２５が、信号SCに応じて
交互にオン状態にされる。
る。第２図はこの発明の周波数比較回路の一実施
例に係る構成を示す回路図である。図において１
０はキヤパシタ１１と４個のスイツチ１２ないし
１５とを有し、その周波数を比較すべき一方の信
号たとえば発振回路からの発振信号SSの周波数S
に応じて抵抗値が設定されかつ負の等価抵抗を持
つスイツチドキヤパシタ回路である。上記スイツ
チドキヤパシタ回路１０において、キヤパシタ１
１の一端にはスイツチ１２および１３の各一端が
接続されており、さらにスイツチ１２の他端はア
ース点に接続されている。上記キヤパシタ１１の
他端にはスイツチ１４および１５の各一端が接続
されており、さらにスイツチ１４の他端はアース
点に接続されている。そして上記４個のスイツチ
１２ないし１５のうちそれぞれ２個ずつのスイツ
チ１２，１５および１３，１４が、信号SSに応じ
て交互にオン状態にされる。２０はキヤパシタ２
１と４個のスイツチ２２ないし２５とを有し、周
波数が一定した基準信号SCのその周波数Cに応じ
て抵抗値が設定されかつ正の等価抵抗を持つスイ
ツチドキヤパシタ回路２０である。このスイツチ
ドキヤパシタ回路２０において、キヤパシタ２１
の一端にはスイツチ２２および２３の各一端が接
続されており、さらにスイツチ２３の他端はアー
ス点に接続されている。上記キヤパシタ２１の他
端にはスイツチ２４および２５の各一端が接続さ
れており、さらにスイツチ２５の他端はアース点
に接続されている。そして上記４個のスイツチ２
２ないし２５のうちそれぞれ２個ずつのスイツチ
２２，２４および２３，２５が、信号SCに応じて
交互にオン状態にされる。
上記一方のスイツチドキヤパシタ回路１０内の
スイツチ１３の他端と他方のスイツチドキヤパシ
タ回路２０内のスイツチ２２の他端とが共通接続
され、この接続点ａには直流電源Ｖの正極側が接
続されている。上記直流電源Ｖの負極側はアース
点に接続されている。また上記一方のスイツチド
キヤパシタ回路１０内のスイツチ１５の他端と他
方のスイツチドキヤパシタ回路２０内のスイツチ
２４の他端とが共通接続され、この接続点ｂには
積分回路３０の入力端が接続されている。この積
分回路３０は、反転入力端子、非反転入力端子お
よび出力端子を有する差動増幅回路３１とキヤパ
シタ３２を備えており、キヤパシタ３２は差動増
幅回路３１の反転入力端子と出力端子との間に接
続され、差動増幅回路３１の非反転入力端子はア
ース点に接続されている。また上記差動増幅回路
３１は正極性の電源電圧VDDと負極性の電源電圧
VSSとの間の電圧で動作するようになつており、
前記アース点の電位は上記両電圧VDDとVSSの中
間電位たとえば0Vに設定されている。そしてこ
の積分回路３０では、差動増幅回路３１の反転入
力端子が上記入力端として用いられ、また出力端
子からは前記２つの周波数SとCの大小関係に応
じた信号OUTが出力されるようになつている。
スイツチ１３の他端と他方のスイツチドキヤパシ
タ回路２０内のスイツチ２２の他端とが共通接続
され、この接続点ａには直流電源Ｖの正極側が接
続されている。上記直流電源Ｖの負極側はアース
点に接続されている。また上記一方のスイツチド
キヤパシタ回路１０内のスイツチ１５の他端と他
方のスイツチドキヤパシタ回路２０内のスイツチ
２４の他端とが共通接続され、この接続点ｂには
積分回路３０の入力端が接続されている。この積
分回路３０は、反転入力端子、非反転入力端子お
よび出力端子を有する差動増幅回路３１とキヤパ
シタ３２を備えており、キヤパシタ３２は差動増
幅回路３１の反転入力端子と出力端子との間に接
続され、差動増幅回路３１の非反転入力端子はア
ース点に接続されている。また上記差動増幅回路
３１は正極性の電源電圧VDDと負極性の電源電圧
VSSとの間の電圧で動作するようになつており、
前記アース点の電位は上記両電圧VDDとVSSの中
間電位たとえば0Vに設定されている。そしてこ
の積分回路３０では、差動増幅回路３１の反転入
力端子が上記入力端として用いられ、また出力端
子からは前記２つの周波数SとCの大小関係に応
じた信号OUTが出力されるようになつている。
このような構成において、一方のスイツチドキ
ヤパシタ回路（以下SC回路と略称する）１０の
等価抵抗値R1は、キヤパシタ１１の値をC1とす
ると次式で与えられる。
ヤパシタ回路（以下SC回路と略称する）１０の
等価抵抗値R1は、キヤパシタ１１の値をC1とす
ると次式で与えられる。
R1＝−１／C2・S …(1)
同様に他方のSC回路２０の等価抵抗値R2は、
キヤパシタ２１の値をC2とすると次式で与えら
れる。
キヤパシタ２１の値をC2とすると次式で与えら
れる。
R2＝１／C2・C …(2)
いま２個のSC回路１０，２０の各一端すなわ
ちスイツチ１３，２２の他端はａ点を介して直流
電源Ｖの正極側に共通接続されているので、各
SC回路１０，２０には直流電源Ｖから正極性の
バイアスが供給され、それぞれに所定の直流電流
が流される。ここで一方のSC回路１０は負の等
価抵抗値R1を持つためにその電流I1の向きは第２
図中左方向となる。また他方のSC回路２０は正
の等価抵抗値R2を持つためにその電流I2の向きは
第２図中右方向となる。すなわち、電流I1，I2の
方向は互いに逆方向となる。そして積分回路３０
にはこの両電流I1，I2の合成電流が供給される。
いま、この合成電流が０の場合、積分回路３０の
出力信号OUTはアース電位にされる。また、電
流I1の値がI2よりも大きく、この両電流の差に相
当する電流が積分回路３０から流れ出る場合、積
分回路３０の出力信号OUTは低レベル（VSSレベ
ル）にされる。上記とは逆に電流I2の値がI1より
も大きく、この両電流の差に相当する電流が積分
回路３０に流れ込む場合、積分回路３０の出力信
号OUTは高レベル（VDDレベル）にされる。ここ
で仮に一方のSC回路１０内のキヤパシタ１１の
値C1と他方のSC回路２０内のキヤパシタ２１の
値C2とが等価に設定されているとすれば、発振
信号SSの周波数Sが基準信号SCの周波数Cと一致
したときに積分回路３０の出力信号OUTはアー
ス電位にされ、周波数SがCよりも大きいときに
積分回路３０の出力信号OUTは低レベルにされ、
さらに周波数SがCよりも小さいときに積分回路
３０の出力信号OUTは高レベルにされる。すな
わち、積分回路３０の出力信号OUTは２つの周
波数SとCの大小関係に対応したものとなつてい
るので、この信号OUTを確認することによつて
SとCの大小関係を比較することができる。しか
も２個のSC回路１０，２０における等価抵抗の
値がR1，R2は前記(1)，(2)式に示すように、C1，
C2の値がそれぞれ一定であれば周波数S，Cのみ
によつて決定され、キヤパシタC1，C2の値は抵
抗等に比べてはるかに高い精度で設定することが
できるので、各周波数S，Cは高精度で抵抗値
R1，R2に変換される。さらに積分回路３０はこ
の両抵抗値R1，R2に応じて流れる電流の合成値
を積分することによつて信号OUTを得るように
しているので、差動増幅回路３１自体のスルーレ
ートやゲインにばらつきが存在していても、Sと
Cとの比較を高精度で行なうことができる。
ちスイツチ１３，２２の他端はａ点を介して直流
電源Ｖの正極側に共通接続されているので、各
SC回路１０，２０には直流電源Ｖから正極性の
バイアスが供給され、それぞれに所定の直流電流
が流される。ここで一方のSC回路１０は負の等
価抵抗値R1を持つためにその電流I1の向きは第２
図中左方向となる。また他方のSC回路２０は正
の等価抵抗値R2を持つためにその電流I2の向きは
第２図中右方向となる。すなわち、電流I1，I2の
方向は互いに逆方向となる。そして積分回路３０
にはこの両電流I1，I2の合成電流が供給される。
いま、この合成電流が０の場合、積分回路３０の
出力信号OUTはアース電位にされる。また、電
流I1の値がI2よりも大きく、この両電流の差に相
当する電流が積分回路３０から流れ出る場合、積
分回路３０の出力信号OUTは低レベル（VSSレベ
ル）にされる。上記とは逆に電流I2の値がI1より
も大きく、この両電流の差に相当する電流が積分
回路３０に流れ込む場合、積分回路３０の出力信
号OUTは高レベル（VDDレベル）にされる。ここ
で仮に一方のSC回路１０内のキヤパシタ１１の
値C1と他方のSC回路２０内のキヤパシタ２１の
値C2とが等価に設定されているとすれば、発振
信号SSの周波数Sが基準信号SCの周波数Cと一致
したときに積分回路３０の出力信号OUTはアー
ス電位にされ、周波数SがCよりも大きいときに
積分回路３０の出力信号OUTは低レベルにされ、
さらに周波数SがCよりも小さいときに積分回路
３０の出力信号OUTは高レベルにされる。すな
わち、積分回路３０の出力信号OUTは２つの周
波数SとCの大小関係に対応したものとなつてい
るので、この信号OUTを確認することによつて
SとCの大小関係を比較することができる。しか
も２個のSC回路１０，２０における等価抵抗の
値がR1，R2は前記(1)，(2)式に示すように、C1，
C2の値がそれぞれ一定であれば周波数S，Cのみ
によつて決定され、キヤパシタC1，C2の値は抵
抗等に比べてはるかに高い精度で設定することが
できるので、各周波数S，Cは高精度で抵抗値
R1，R2に変換される。さらに積分回路３０はこ
の両抵抗値R1，R2に応じて流れる電流の合成値
を積分することによつて信号OUTを得るように
しているので、差動増幅回路３１自体のスルーレ
ートやゲインにばらつきが存在していても、Sと
Cとの比較を高精度で行なうことができる。
このようにこの実施例によれば、発振回路から
の発振信号SSの周波数Sと基準信号SCの周波数C
との大小関係を高精度で比較検出することができ
る。このため、その出力信号OUTを用いて、周
波数Sを基準の周波数Cに高精度に一致させるこ
とが可能である。また、この実施例において、２
個のSC回路１０，２０内のキヤパシタ１１，２
１は値C1，C2の設定を変えることにより、基準
信号SCの見かけ上の周波数を実際の値Cと異なら
せることも可能である。たとえば、C1＝２・C2
の関係を満たすようにキヤパシタ１１，２１の値
を設定すれば、この回路では２・CとSとの大小
関係が比較検出される。
の発振信号SSの周波数Sと基準信号SCの周波数C
との大小関係を高精度で比較検出することができ
る。このため、その出力信号OUTを用いて、周
波数Sを基準の周波数Cに高精度に一致させるこ
とが可能である。また、この実施例において、２
個のSC回路１０，２０内のキヤパシタ１１，２
１は値C1，C2の設定を変えることにより、基準
信号SCの見かけ上の周波数を実際の値Cと異なら
せることも可能である。たとえば、C1＝２・C2
の関係を満たすようにキヤパシタ１１，２１の値
を設定すれば、この回路では２・CとSとの大小
関係が比較検出される。
第３図はこの発明の周波数比較回路の他の実施
例に係る構成を示す回路図である。この実施例回
路は、第２図の実施例回路に比べて、積分回路３
０内のキヤパシタ３２に対して抵抗３３を並列接
続した点が異なるのみであり、他の構成は第２図
と同様である。
例に係る構成を示す回路図である。この実施例回
路は、第２図の実施例回路に比べて、積分回路３
０内のキヤパシタ３２に対して抵抗３３を並列接
続した点が異なるのみであり、他の構成は第２図
と同様である。
この実施例回路では、２個のSC回路１０，２
０の出力電流I1，I2の合成値が０のときに出力信
号OUTがアース電位に設定される点は第２図の
ものと同様であるが、合成値が０でない場合に出
力信号OUTはそのときの合成電流の極性に応じ
て、VDDもしくはVSSレベルまで達しない途中の
電位に設定される。
０の出力電流I1，I2の合成値が０のときに出力信
号OUTがアース電位に設定される点は第２図の
ものと同様であるが、合成値が０でない場合に出
力信号OUTはそのときの合成電流の極性に応じ
て、VDDもしくはVSSレベルまで達しない途中の
電位に設定される。
第４図および第５図はそれぞれ前記各実施例回
路で用いられている２個のSC回路１０，２０そ
れぞれを具体的に示す回路図である。なお、第４
図および第５図において、前記第２図もしくは第
３図と対応する箇所には同一符号を付して説明す
る。また前記信号SS，SCとして実際には、第６図
のタイミングチヤートに示すように互いに位相が
異なる２相の信号SS1，SS2もしくはSC1，SC2が用
いられる。
路で用いられている２個のSC回路１０，２０そ
れぞれを具体的に示す回路図である。なお、第４
図および第５図において、前記第２図もしくは第
３図と対応する箇所には同一符号を付して説明す
る。また前記信号SS，SCとして実際には、第６図
のタイミングチヤートに示すように互いに位相が
異なる２相の信号SS1，SS2もしくはSC1，SC2が用
いられる。
負の等価抵抗値を有する一方のSC回路１０内
のスイツチ１２ないし１５は第４図に示すよう
に、ＮチヤネルMOSFET４１ないし４４それぞ
れとＰチヤネルMOSFET４５ないし４８それぞ
れと並列接続してなるCMOSスイツチ５２ない
し５５で構成されている。そして上記Ｎチヤネル
MOSFET４１，４４のゲートには第６図中の信
号SS1が、ＰチヤネルMOSFET４５，４８のゲー
トにはCMOSインバータ４９を介して上記信号
SS1がそれぞれ供給され、上記Ｎチヤネル
MOSFET４２，４３のゲートには第６図中の信
号SS2が、ＰチヤネルMOSFET４６，４７のゲー
トにはCMOSインバータ５０を介して上記信号
SS2がそれぞれ供給されている。
のスイツチ１２ないし１５は第４図に示すよう
に、ＮチヤネルMOSFET４１ないし４４それぞ
れとＰチヤネルMOSFET４５ないし４８それぞ
れと並列接続してなるCMOSスイツチ５２ない
し５５で構成されている。そして上記Ｎチヤネル
MOSFET４１，４４のゲートには第６図中の信
号SS1が、ＰチヤネルMOSFET４５，４８のゲー
トにはCMOSインバータ４９を介して上記信号
SS1がそれぞれ供給され、上記Ｎチヤネル
MOSFET４２，４３のゲートには第６図中の信
号SS2が、ＰチヤネルMOSFET４６，４７のゲー
トにはCMOSインバータ５０を介して上記信号
SS2がそれぞれ供給されている。
このような構成において、いまCMOSスイツ
チ５３の他端に直流電圧V1を供給し、CMOSス
イツチ５５の他端にはアース電位を供給した状態
で各CMOSスイツチ５２ないし５５を信号SS1，
SS2に応じてスイツチ制御した場合について説明
する。いま、信号SS2が高レベルのときには
CMOSスイツチ５３，５４がオン状態にされる。
このとき、キヤパシタ１１の他端（第４図のｃ
点）には−C1・V1の電荷が蓄積される。次に信
号SS1が高レベルのときにはCMOSスイツチ５２，
５５がオン状態にされる。このとき、上記ｃ点に
は予め蓄積されている負の電荷を打消すように、
アース点からCMOSスイツチ５５を介して正の
電荷＋C1・V1が供給される。このような動作が
１秒間当りS回繰り返されるので、ｃ点から
CMOSスイツチ５５を介してアース点に流れる
電流の向きを正とした場合にこのSC回路に流れ
る電流の値Ｉは次式で与えられる。
チ５３の他端に直流電圧V1を供給し、CMOSス
イツチ５５の他端にはアース電位を供給した状態
で各CMOSスイツチ５２ないし５５を信号SS1，
SS2に応じてスイツチ制御した場合について説明
する。いま、信号SS2が高レベルのときには
CMOSスイツチ５３，５４がオン状態にされる。
このとき、キヤパシタ１１の他端（第４図のｃ
点）には−C1・V1の電荷が蓄積される。次に信
号SS1が高レベルのときにはCMOSスイツチ５２，
５５がオン状態にされる。このとき、上記ｃ点に
は予め蓄積されている負の電荷を打消すように、
アース点からCMOSスイツチ５５を介して正の
電荷＋C1・V1が供給される。このような動作が
１秒間当りS回繰り返されるので、ｃ点から
CMOSスイツチ５５を介してアース点に流れる
電流の向きを正とした場合にこのSC回路に流れ
る電流の値Ｉは次式で与えられる。
−Ｉ＝C1・V1・S …(3)
このSC回路における等価抵抗Ｒの値は、供給
電圧V1を上記電流Ｉで割つたものであるので、
このＲは次式で与えられる。
電圧V1を上記電流Ｉで割つたものであるので、
このＲは次式で与えられる。
Ｒ＝V1／−C1・V1・S＝−１／C1・S …(4)
この(4)式の右辺は前記(1)式の右辺と同じであ
り、第４図のSC回路が周波数Sに応じた負の等
価抵抗を持つ回路であることがわかる。
り、第４図のSC回路が周波数Sに応じた負の等
価抵抗を持つ回路であることがわかる。
正の等価抵抗値を有する他方のSC回路２０内
のスイツチ２２ないし２５は第５図に示すよう
に、ＮチヤネルMOSFET６１ないし６４それぞ
れとＰチヤネルMOSFET６５ないし６８それぞ
れとを並列接続してなるCMOSスイツチ７２な
いし７５で構成されている。そして上記Ｎチヤネ
ルMOSFET６１，６３のゲートには第６図中の
信号SC1が、ＰチヤネルMOSFET６５，６７のゲ
ートにはCMOSインバータ６９を介して上記信
号SC1がそれぞれ供給され、上記Ｎチヤネル
MOSFET６２，６４のゲートには第６図中の信
号SC2が、ＰチヤネルMOSFET６６，６８のゲー
トにはCMOSインバータ７０を介して上記信号
SC2がそれぞれ供給されている。
のスイツチ２２ないし２５は第５図に示すよう
に、ＮチヤネルMOSFET６１ないし６４それぞ
れとＰチヤネルMOSFET６５ないし６８それぞ
れとを並列接続してなるCMOSスイツチ７２な
いし７５で構成されている。そして上記Ｎチヤネ
ルMOSFET６１，６３のゲートには第６図中の
信号SC1が、ＰチヤネルMOSFET６５，６７のゲ
ートにはCMOSインバータ６９を介して上記信
号SC1がそれぞれ供給され、上記Ｎチヤネル
MOSFET６２，６４のゲートには第６図中の信
号SC2が、ＰチヤネルMOSFET６６，６８のゲー
トにはCMOSインバータ７０を介して上記信号
SC2がそれぞれ供給されている。
このように構成において、いまCMOSスイツ
チ７２の他端に直流電圧V2を供給し、CMOSス
イツチ７４の他端にはアース電位を供給した状態
で各CMOSスイツチ７２ないし７５を信号SC1，
SC2に応じてスイツチ制御した場合について説明
する。いま信号SC1が高レベルのときにはCMOS
スイツチ７２，７４がオン状態にされる。このと
き、キヤパシタ２１にはC2・V2なる電荷が蓄積
される。次に信号SC2が高レベルになると、今度
はCMOSスイツチ７３，７５がオン状態にされ、
いままでキヤパシタ２１に蓄えられていた電荷は
アース点に放出される。このような動作が１秒間
当りC回繰り返されるので、キヤパシタ２１の他
端（第５図のｄ点）からCMOSスイツチ７４を
介してアース点に流れる電流の向きを正とした場
合にこのSC回路に流れる電流の値Ｉは次式で与
えられる。
チ７２の他端に直流電圧V2を供給し、CMOSス
イツチ７４の他端にはアース電位を供給した状態
で各CMOSスイツチ７２ないし７５を信号SC1，
SC2に応じてスイツチ制御した場合について説明
する。いま信号SC1が高レベルのときにはCMOS
スイツチ７２，７４がオン状態にされる。このと
き、キヤパシタ２１にはC2・V2なる電荷が蓄積
される。次に信号SC2が高レベルになると、今度
はCMOSスイツチ７３，７５がオン状態にされ、
いままでキヤパシタ２１に蓄えられていた電荷は
アース点に放出される。このような動作が１秒間
当りC回繰り返されるので、キヤパシタ２１の他
端（第５図のｄ点）からCMOSスイツチ７４を
介してアース点に流れる電流の向きを正とした場
合にこのSC回路に流れる電流の値Ｉは次式で与
えられる。
Ｉ＝C2・V2・C …(5)
またこのSC回路における等価抵抗Ｒの値は、
供給電圧V2を上記電流Ｉで割つたものであるの
で、このＲは次式で与えられる。
供給電圧V2を上記電流Ｉで割つたものであるの
で、このＲは次式で与えられる。
Ｒ＝V2／C2・V2・C＝１／C2・C …(6)
この(6)式の右辺は前記(2)式の右辺と同じであ
り、第５図のSC回路が周波数Cに応じた正の等
価抵抗を持つ回路であることがわかる。
り、第５図のSC回路が周波数Cに応じた正の等
価抵抗を持つ回路であることがわかる。
第７図はこの発明の応用例の構成を示す回路図
である。この応用例回路は前記第２図と同様に構
成された２個の周波数比較回路１００，２００
と、これら両出力信号OUT1，OUT2が並列的に
入力されるANDゲート３００とで構成されてい
る。また、一方の周波数比較回路１００内の負の
等価抵抗を持つSC回路（第２図中の１０）は高
い基準周波数Caを持つ信号SCaで制御されてお
り、正の等価抵抗を持つSC回路（第２図中の２
０）は比較される周波数Sを持つ信号SSで制御さ
れている。他方の周波数比較回路２００内の負の
等価抵抗を持つSC回路（第２図中の１０）は低
い基準周波数Cbを持つ信号SCbで制御されてお
り、正の等価抵抗を持つSC回路（第２図中の２
０）は上記信号SSで制御されている。
である。この応用例回路は前記第２図と同様に構
成された２個の周波数比較回路１００，２００
と、これら両出力信号OUT1，OUT2が並列的に
入力されるANDゲート３００とで構成されてい
る。また、一方の周波数比較回路１００内の負の
等価抵抗を持つSC回路（第２図中の１０）は高
い基準周波数Caを持つ信号SCaで制御されてお
り、正の等価抵抗を持つSC回路（第２図中の２
０）は比較される周波数Sを持つ信号SSで制御さ
れている。他方の周波数比較回路２００内の負の
等価抵抗を持つSC回路（第２図中の１０）は低
い基準周波数Cbを持つ信号SCbで制御されてお
り、正の等価抵抗を持つSC回路（第２図中の２
０）は上記信号SSで制御されている。
この回路において、各SC回路内のキヤパシタ
の値がすべて等しく設定されているならば、上記
信号SCa，SCb，SSの周波数Ca，Cb，S間でCa＞
S＞Cbの関係が成立するときのみに２個の周波
数比較回路１００，２００の出力信号OUT1，
OUT2が高レベルとなり、ANDゲート３００の
出力が高レベルにされる。すなわちこの回路で
は、比較すべき周波数Sが高い方の基準周波数
Caと低い方の基準周波数Cbとの間の範囲の値で
あるか否かを検出することができる。
の値がすべて等しく設定されているならば、上記
信号SCa，SCb，SSの周波数Ca，Cb，S間でCa＞
S＞Cbの関係が成立するときのみに２個の周波
数比較回路１００，２００の出力信号OUT1，
OUT2が高レベルとなり、ANDゲート３００の
出力が高レベルにされる。すなわちこの回路で
は、比較すべき周波数Sが高い方の基準周波数
Caと低い方の基準周波数Cbとの間の範囲の値で
あるか否かを検出することができる。
なお、この発明は上記各実施例に限定されるも
のでは種々の変形が可能である。たとえば上記第
２図および第３図の各実施例回路では２個のSC
回路１０，２０に直流電流を流すために共通の直
流電源Ｖを用いる場合について説明したが、これ
は異なる直流電源を用いるようにしてもよい。そ
して異なる直流電源を用いた場合にその電圧値を
異ならせることによつて、キヤパシタ１１と２１
の値を異ならせたときと同様に基準信号SCの見か
け上の周波数を実際の値Cと異ならせることもで
きる。また、上記各実施例回路では、負の等価抵
抗を持つ一方のSC回路１０を信号SSで制御し、
正の等価抵抗を持つ他方のSC回路２０を信号SC
で制御する場合について説明したが、これは互い
に他方の信号で制御するように構成してもよい。
のでは種々の変形が可能である。たとえば上記第
２図および第３図の各実施例回路では２個のSC
回路１０，２０に直流電流を流すために共通の直
流電源Ｖを用いる場合について説明したが、これ
は異なる直流電源を用いるようにしてもよい。そ
して異なる直流電源を用いた場合にその電圧値を
異ならせることによつて、キヤパシタ１１と２１
の値を異ならせたときと同様に基準信号SCの見か
け上の周波数を実際の値Cと異ならせることもで
きる。また、上記各実施例回路では、負の等価抵
抗を持つ一方のSC回路１０を信号SSで制御し、
正の等価抵抗を持つ他方のSC回路２０を信号SC
で制御する場合について説明したが、これは互い
に他方の信号で制御するように構成してもよい。
以上説明したようにこの発明によれば、２つの
信号の周波数の大小関係をPLL回路に比べ簡単
な回路構成で高精度に比較検出することができる
周波数比較回路が提供できる
信号の周波数の大小関係をPLL回路に比べ簡単
な回路構成で高精度に比較検出することができる
周波数比較回路が提供できる
第１図は音声認識回路の一般的な構成を示す回
路図、第２図はこの発明に係る周波数比較回路の
一実施例の構成を示す回路図、第３図はこの発明
の他の実施例の構成を示す回路図、第４図および
第５図はそれぞれ上記第２図回路および第３図回
路で用いられているスイツチドキヤパシタ回路を
具体的に示す回路図、第６図は第４図および第５
図の回路で用いられる信号のタイミングチヤー
ト、第７図はこの発明の応用例の構成を示す回路
図である。 １０，２０…スイツチドキヤパシタ回路（SC
回路）、１１，２１…キヤパシタ、１２〜１５，
２２〜２５…スイツチ、３０…積分回路、３１…
差動増幅回路、５２〜５５，７２〜７５…
CMOSスイツチ。
路図、第２図はこの発明に係る周波数比較回路の
一実施例の構成を示す回路図、第３図はこの発明
の他の実施例の構成を示す回路図、第４図および
第５図はそれぞれ上記第２図回路および第３図回
路で用いられているスイツチドキヤパシタ回路を
具体的に示す回路図、第６図は第４図および第５
図の回路で用いられる信号のタイミングチヤー
ト、第７図はこの発明の応用例の構成を示す回路
図である。 １０，２０…スイツチドキヤパシタ回路（SC
回路）、１１，２１…キヤパシタ、１２〜１５，
２２〜２５…スイツチ、３０…積分回路、３１…
差動増幅回路、５２〜５５，７２〜７５…
CMOSスイツチ。
Claims (1)
- 【特許請求の範囲】 １ 第１の信号の周波数に応じてその抵抗値が設
定され、負の等価抵抗を有する第１の手段と、第
２の信号の周波数に応じてその抵抗値が設定さ
れ、正の等価抵抗を有する第２の手段と、上記第
１、第２の手段に直流バイアスを供給して第１、
第２の手段に直流電流を流す第３の手段と、上記
第１、第２の手段の出力電流の合成電流を積分す
る第４の手段とを具備したことを特徴とする周波
数比較回路。 ２ 前記第１、第２の手段が、キヤパシタと複数
のスイツチを含むスイツチドキヤパシタ回路でそ
れぞれ構成されている特許請求の範囲第１項に記
載の周波数比較回路。 ３ 前記第３の手段が、前記第１、第２の手段に
一定の直流電圧を供給する直流電圧源で構成され
ている特許請求の範囲第１項に記載の周波数比較
回路。 ４ 前記第４の手段が、差動増幅回路とこの差動
増幅回路の入出力端子間に接続される積分用キヤ
パシタとで構成されている特許請求の範囲第１項
に記載の周波数比較回路。 ５ 前記積分用キヤパシタに対して抵抗が並列接
続されている特許請求の範囲第４項に記載の周波
数比較回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21672183A JPS60109306A (ja) | 1983-11-17 | 1983-11-17 | 周波数比較回路 |
| EP87117485A EP0308540B1 (en) | 1983-11-17 | 1984-11-14 | Oscillator circuit |
| DE8484113778T DE3474597D1 (en) | 1983-11-17 | 1984-11-14 | Frequency comparing circuit |
| DE8787117485T DE3486061T2 (de) | 1983-11-17 | 1984-11-14 | Oszillator-schaltung. |
| EP84113778A EP0142171B1 (en) | 1983-11-17 | 1984-11-14 | Frequency comparing circuit |
| US06/672,478 US4599580A (en) | 1983-11-17 | 1984-11-16 | Circuit for comparing two or more frequencies |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21672183A JPS60109306A (ja) | 1983-11-17 | 1983-11-17 | 周波数比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109306A JPS60109306A (ja) | 1985-06-14 |
| JPH0122768B2 true JPH0122768B2 (ja) | 1989-04-27 |
Family
ID=16692877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21672183A Granted JPS60109306A (ja) | 1983-11-17 | 1983-11-17 | 周波数比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109306A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251808A (ja) * | 1988-03-30 | 1989-10-06 | Nec Corp | 周波数弁別回路 |
-
1983
- 1983-11-17 JP JP21672183A patent/JPS60109306A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60109306A (ja) | 1985-06-14 |
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