JPS60109331A - 発振回路 - Google Patents
発振回路Info
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- JPS60109331A JPS60109331A JP58216710A JP21671083A JPS60109331A JP S60109331 A JPS60109331 A JP S60109331A JP 58216710 A JP58216710 A JP 58216710A JP 21671083 A JP21671083 A JP 21671083A JP S60109331 A JPS60109331 A JP S60109331A
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- signal
- oscillation
- frequency
- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
- H03K4/023—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform by repetitive charge or discharge of a capacitor, analogue generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/005—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing phase or frequency of 2 mutually independent oscillations in demodulators)
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10L—SPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
- G10L19/00—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis
- G10L19/02—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis using spectral analysis, e.g. transform vocoders or subband vocoders
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、安定な周波数を持つ信号から任意の倍数の
周波数を持つ信号を発生する周波数制御型の発振回路に
関する。
周波数を持つ信号を発生する周波数制御型の発振回路に
関する。
最近）ディジタル技術を用いて音声合成を行なう装置が
開発、実用化されている。この装置ではたとえば、イン
ノ々ルスや白色雑音を音源として用いて、この音源から
の信号をいくつｉ−のディジタル・フィルタ回路を通過
させることによってアナログ音声信号を得るようにして
いる。
開発、実用化されている。この装置ではたとえば、イン
ノ々ルスや白色雑音を音源として用いて、この音源から
の信号をいくつｉ−のディジタル・フィルタ回路を通過
させることによってアナログ音声信号を得るようにして
いる。
そして、上記各ディジタル・フィルタ回路における条件
設定は、そのときに得るべきアナログ音声信号に対応し
て行なわれる。また上百己ディジタル音声合成装置にお
ける各ディジタル・フィルタ回路の条件設定は、実際の
音声を分析し認識した結果に基づいて行なわれる。
設定は、そのときに得るべきアナログ音声信号に対応し
て行なわれる。また上百己ディジタル音声合成装置にお
ける各ディジタル・フィルタ回路の条件設定は、実際の
音声を分析し認識した結果に基づいて行なわれる。
第１図は上記音声認識を行なう音声認識回路の一般的な
構成を示す回路図である。第１図において、１はマイク
アンプである。このマイクアンプ１は、図示しないマイ
クロフォンによって変換されたアナログ信号を増幅する
ためのものである。上記マイクアンプ１の出力はたとえ
ば４（［）パントノぐスフイルり回路（ＢＰＦ） ２
Ａ 、 ２ Ｂ。
構成を示す回路図である。第１図において、１はマイク
アンプである。このマイクアンプ１は、図示しないマイ
クロフォンによって変換されたアナログ信号を増幅する
ためのものである。上記マイクアンプ１の出力はたとえ
ば４（［）パントノぐスフイルり回路（ＢＰＦ） ２
Ａ 、 ２ Ｂ。
、？Ｃ，２Ｄに並列的に供給される。さらに上ｉ己パン
トノやスフイル１回路２に、２Ｂ、２Ｃ，２Ｄを通過し
た信号は４個の検出回路（ＤＥＴ） ３ Ａ 、 ３
Ｂ。
トノやスフイル１回路２に、２Ｂ、２Ｃ，２Ｄを通過し
た信号は４個の検出回路（ＤＥＴ） ３ Ａ 、 ３
Ｂ。
３Ｃ，３Ｄそれぞれによって検出され、各検出信号は４
個の各ローパスフィルタ回路ＬＬＰＦ１４Ａ。
個の各ローパスフィルタ回路ＬＬＰＦ１４Ａ。
４Ｂ、４Ｃ，４Ｄに供給される。
上記ローパスフィルタ回路４に、４Ｂ、４Ｃ。
４Ｄｆ通過した信号はマルチプレクサＬＭＰＸ）、５を
介してアナログ／ディジタル変換回路（Ａ７′ＤＪ（ｌ
ｉに選択的に供給される。そして上記アナログ／ディジ
タル変換回路６からのディジタル出力が前記マイクロフ
ォンからの入力音声に対する認識結果となる。
介してアナログ／ディジタル変換回路（Ａ７′ＤＪ（ｌ
ｉに選択的に供給される。そして上記アナログ／ディジ
タル変換回路６からのディジタル出力が前記マイクロフ
ォンからの入力音声に対する認識結果となる。
ところで、最近の音声認識回路では、スイッチドキャパ
シタ・フィルタ技術を用いることによって回路の高集積
度化および高精度化が図られるようになってきており、
前記マイクアンプ１、バンドパスフィルタ回路２ オｊ
ヒｏ −ノヤスフィルタ回路４はすべてスイッチドキ
ャ／クシタ回路を用いて構成される。このスイッチドキ
ャパシタ回路を用いた回路では、各スイッチドキャｉ４
シタ回路を制御するために、発振回路と。
シタ・フィルタ技術を用いることによって回路の高集積
度化および高精度化が図られるようになってきており、
前記マイクアンプ１、バンドパスフィルタ回路２ オｊ
ヒｏ −ノヤスフィルタ回路４はすべてスイッチドキ
ャ／クシタ回路を用いて構成される。このスイッチドキ
ャパシタ回路を用いた回路では、各スイッチドキャｉ４
シタ回路を制御するために、発振回路と。
この発振回路の出力から種々のクロックツ４ルスを形成
するためのクロック発生回路が必要となる。スイッチド
キャパシタ回路における精度は使用されるクロックパル
スの精度に左右されるものでアシ、従来、このクロック
ツそルスとしてはたとえばＣＲ発振回路の出力から形成
したものを用いている。ところが、このＣＲ発振回路は
発振周波数の精度が悪いため、スイッチドキャパシタ回
路自体ひいては音声認識回路の精度を悪化させている。
するためのクロック発生回路が必要となる。スイッチド
キャパシタ回路における精度は使用されるクロックパル
スの精度に左右されるものでアシ、従来、このクロック
ツそルスとしてはたとえばＣＲ発振回路の出力から形成
したものを用いている。ところが、このＣＲ発振回路は
発振周波数の精度が悪いため、スイッチドキャパシタ回
路自体ひいては音声認識回路の精度を悪化させている。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは、クリスタル振動子等を
用いて安定に発振している発振回路の発振信号を基準信
号として利用し、この基準信号から任意の倍数の周波数
を持つ信号を安定にかつ高精度に発生できる発振回路を
提供することにある。
あシ、その目的とするところは、クリスタル振動子等を
用いて安定に発振している発振回路の発振信号を基準信
号として利用し、この基準信号から任意の倍数の周波数
を持つ信号を安定にかつ高精度に発生できる発振回路を
提供することにある。
この発明による発振回路では、シュミット型発振回路の
発振出力周波数に応じてその抵抗値が設定され、負の等
価抵抗を有する負性のスイッチドキャパシタ回路および
基準信号の周波数に応じてその抵抗値が設定され、正の
等価抵抗を有する正性のスイッチドキャノぐシタ回路が
設けられ、上記負性のスイッチドキャ／ｅシタ回路の一
端には一定の直流電圧が供給きれ、上記正性のスイッチ
ドキャパシタ回路の一端には得るべき発振信号の周波数
に応じた値のｉＩｊ、流電圧が供給され、上記両スイッ
チドキャパシタ回路の出力電流の合成電流値に応じて上
記シュミット型発振回路の高レベル側のしきい値電圧の
設定が行なわれ、これによシュミット型発振回路の発振
信号の周波数が調整されている。
発振出力周波数に応じてその抵抗値が設定され、負の等
価抵抗を有する負性のスイッチドキャパシタ回路および
基準信号の周波数に応じてその抵抗値が設定され、正の
等価抵抗を有する正性のスイッチドキャノぐシタ回路が
設けられ、上記負性のスイッチドキャ／ｅシタ回路の一
端には一定の直流電圧が供給きれ、上記正性のスイッチ
ドキャパシタ回路の一端には得るべき発振信号の周波数
に応じた値のｉＩｊ、流電圧が供給され、上記両スイッ
チドキャパシタ回路の出力電流の合成電流値に応じて上
記シュミット型発振回路の高レベル側のしきい値電圧の
設定が行なわれ、これによシュミット型発振回路の発振
信号の周波数が調整されている。
以下図面を参照してこの発明の詳細な説明する。第２図
はこの発明の発振回路の一実論例に係る構成を示す回路
図である。図において１０はキャノぐシタｌノと４個の
スイッチ１２ないし１５とを有し、後述するシュミット
型発振回路からの発振信号Ｓ８の周波数ｆ６に応じて抵
抗値が設定され、かつ負の静画抵抗を持つスイッチドキ
ャパシタ回路（以下ＳＣ回路と略称する）である。この
ＳＣ回路１０内のキャノクシタ１１の一端にはスイッチ
１２および１３の各一端が接続されておシ、さらにスイ
ッチ１２の他端はアース点に接続されている。上記キャ
ノ９シタ１ノの他端にはスイッチ１４および１５の各一
端が接続されており、さらにスイッチ１４の他端はアー
ス点に接続されている。そして上記４個のスイッチ１２
ないし１５のうちそれぞれ２個ずつのスイッチ１２．１
５および１３．１４が、信号Ｓ８に応じて交互にオン状
態にされる。
はこの発明の発振回路の一実論例に係る構成を示す回路
図である。図において１０はキャノぐシタｌノと４個の
スイッチ１２ないし１５とを有し、後述するシュミット
型発振回路からの発振信号Ｓ８の周波数ｆ６に応じて抵
抗値が設定され、かつ負の静画抵抗を持つスイッチドキ
ャパシタ回路（以下ＳＣ回路と略称する）である。この
ＳＣ回路１０内のキャノクシタ１１の一端にはスイッチ
１２および１３の各一端が接続されておシ、さらにスイ
ッチ１２の他端はアース点に接続されている。上記キャ
ノ９シタ１ノの他端にはスイッチ１４および１５の各一
端が接続されており、さらにスイッチ１４の他端はアー
ス点に接続されている。そして上記４個のスイッチ１２
ないし１５のうちそれぞれ２個ずつのスイッチ１２．１
５および１３．１４が、信号Ｓ８に応じて交互にオン状
態にされる。
２０はキャパシタ２１と４個のスイッチ２２ないし２５
とを有し、周波数が安定した基準信号Ｓｃたとえばクリ
スタル振動子を用いた発振回路の発振出力信号Ｓ、の周
波数ｆｃに応じて抵抗値が設定され、かつ正の等価抵抗
を持つＳＣ回路である。このＳＣ回路２０内のキャノや
シタ２ノの一端にはスイッチ２２および２３の各一端が
接続されてお〕、さらにスイッチ２３の他端はアース点
に接続されている。上記キャノ９シタ２１の他端にはス
イッチ２４および２５の各一端が接続されておフ、さら
にスイッチ２５の他端はアース点に接続されている。そ
して上記４個のスイッチ２２ないし２５のうちそれぞれ
２個ずつのスイッチ２２．２４および；ｔｓ、；ｔｓが
、信号Ｓｃに応じて交互にオン状態にされる。
とを有し、周波数が安定した基準信号Ｓｃたとえばクリ
スタル振動子を用いた発振回路の発振出力信号Ｓ、の周
波数ｆｃに応じて抵抗値が設定され、かつ正の等価抵抗
を持つＳＣ回路である。このＳＣ回路２０内のキャノや
シタ２ノの一端にはスイッチ２２および２３の各一端が
接続されてお〕、さらにスイッチ２３の他端はアース点
に接続されている。上記キャノ９シタ２１の他端にはス
イッチ２４および２５の各一端が接続されておフ、さら
にスイッチ２５の他端はアース点に接続されている。そ
して上記４個のスイッチ２２ないし２５のうちそれぞれ
２個ずつのスイッチ２２．２４および；ｔｓ、；ｔｓが
、信号Ｓｃに応じて交互にオン状態にされる。
上記一方のＳＣ回路１０内のスイッチ１３の他端が接続
されている８１点には直流電源ｖｌの正極側が接続され
ている。上記他方のＳＣ回路２０内のスイッチ２２の他
端が接続されている８２点には可変直流電源Ｖ、の正極
側が接続されている。上記直流電源Ｖｌおよび可変直流
電源■８の各負極側は共にアース点に接続されている。
されている８１点には直流電源ｖｌの正極側が接続され
ている。上記他方のＳＣ回路２０内のスイッチ２２の他
端が接続されている８２点には可変直流電源Ｖ、の正極
側が接続されている。上記直流電源Ｖｌおよび可変直流
電源■８の各負極側は共にアース点に接続されている。
また、上記一方のＳＣ回路１０内のスイッチ１５の他端
と他方のＳＣ回路２０内のスイッチ２４の他端とが接続
され、この接続点すには積分回路３０の入力端が接続さ
れている。この積分回路３０は上記す点に流れる電流ｔ
−積分してこの電流の値および極性に応じた値と極性を
持つ電圧ｖｏを得るためのものである。
と他方のＳＣ回路２０内のスイッチ２４の他端とが接続
され、この接続点すには積分回路３０の入力端が接続さ
れている。この積分回路３０は上記す点に流れる電流ｔ
−積分してこの電流の値および極性に応じた値と極性を
持つ電圧ｖｏを得るためのものである。
上記積分回路３０は、反転入力端子、非反転入力端子お
よび出力端子を有する差動増幅回路３１とキャパシタ３
２とを備えておシ、キャパシタ３２は差動増幅回路３１
の反転入力端子と出力端子との間に接続され、差動増幅
回路３ノの非反転入力端子はアース点に接続されている
。
よび出力端子を有する差動増幅回路３１とキャパシタ３
２とを備えておシ、キャパシタ３２は差動増幅回路３１
の反転入力端子と出力端子との間に接続され、差動増幅
回路３ノの非反転入力端子はアース点に接続されている
。
この積分回路３０の出力電圧ｖｏは電圧バッファ回路４
０を介してシュミット型発振回路５０に供給される。上
記電圧バッファ回路４０は反転入力端子、非反転入力端
子および出力端子を有する差動増幅回路４１で構成され
、反転入力端子と出力端子とが接続されかつ非反転入力
端子には上記電圧ｖｏが入力されている。
０を介してシュミット型発振回路５０に供給される。上
記電圧バッファ回路４０は反転入力端子、非反転入力端
子および出力端子を有する差動増幅回路４１で構成され
、反転入力端子と出力端子とが接続されかつ非反転入力
端子には上記電圧ｖｏが入力されている。
上記シュミット型発振回路５０内には非反転入力端子１
反転入力端子および出力端子を有する差動増幅回路５１
が設けられている。この差動増幅回路５１の非反転入力
端子には、高レベル側のしきい値電圧ｖＨおよび低レベ
ル側のしきい値電圧ｖＬが交互に入力されるようになっ
ている。上記高レベル側のしきい値電圧Ｖ、は、正極性
の電源電圧ｖＤＤ印加点と前記電圧バッファ回路４０の
出力端との間に直列接続された２個の抵抗５２．５３の
直列接続点ＣでＫＬｊられ、この電圧Ｖ□はＰチャネル
ＭＯ８ＦＥＴ ５４およびＮチャネルＭＯ８ＦＥＴ ５
５からなるＣＭＯＳスイッチ５６を介して上記差動増幅
回路５１の非反転入力端子に入力されるようになってい
る。低レベル側のしきい値電圧ｖＬは、上記電源電圧ｖ
ＤＤ印加点と負極性の電源電圧ＶＳＩＩ印加点との間に
直列接続された２個の抵抗５７．５８の直列接続点ｄで
得られ、この電圧ｖＬはＰチャネルＭＯ８ＦＥＴ ５９
およびＮチャネルＭＯ８ＦＥＴ ６ ｏからなるＣＭＯ
Ｓスイッチ６ノを介して差動増幅回路５ノの非反転入力
端子に入力されるようになっている。上記差動増幅回路
５ノの出力端子には２個のインバータ６２．６３が縦続
接続され、後段のインバータ６３の出力端とＶＳＳ印加
点との間には抵抗６４とキャパシタ６５とが直列接続さ
れている。
反転入力端子および出力端子を有する差動増幅回路５１
が設けられている。この差動増幅回路５１の非反転入力
端子には、高レベル側のしきい値電圧ｖＨおよび低レベ
ル側のしきい値電圧ｖＬが交互に入力されるようになっ
ている。上記高レベル側のしきい値電圧Ｖ、は、正極性
の電源電圧ｖＤＤ印加点と前記電圧バッファ回路４０の
出力端との間に直列接続された２個の抵抗５２．５３の
直列接続点ＣでＫＬｊられ、この電圧Ｖ□はＰチャネル
ＭＯ８ＦＥＴ ５４およびＮチャネルＭＯ８ＦＥＴ ５
５からなるＣＭＯＳスイッチ５６を介して上記差動増幅
回路５１の非反転入力端子に入力されるようになってい
る。低レベル側のしきい値電圧ｖＬは、上記電源電圧ｖ
ＤＤ印加点と負極性の電源電圧ＶＳＩＩ印加点との間に
直列接続された２個の抵抗５７．５８の直列接続点ｄで
得られ、この電圧ｖＬはＰチャネルＭＯ８ＦＥＴ ５９
およびＮチャネルＭＯ８ＦＥＴ ６ ｏからなるＣＭＯ
Ｓスイッチ６ノを介して差動増幅回路５ノの非反転入力
端子に入力されるようになっている。上記差動増幅回路
５ノの出力端子には２個のインバータ６２．６３が縦続
接続され、後段のインバータ６３の出力端とＶＳＳ印加
点との間には抵抗６４とキャパシタ６５とが直列接続さ
れている。
上記後段のインバータ６３の出力信号は上記ＣＭＯＳス
イッチ５６を構成するＮチャネルＭＯ８ＦＥＴ５５のダ
ートおよびＣＭＯＳスイッチ６１を構成するＰチャネル
ＭＯ８ＦＥＴ ｓ ｙのダートに並列的に入力されると
ともに２個のインバータ６６．６７にも入力されている
。
イッチ５６を構成するＮチャネルＭＯ８ＦＥＴ５５のダ
ートおよびＣＭＯＳスイッチ６１を構成するＰチャネル
ＭＯ８ＦＥＴ ｓ ｙのダートに並列的に入力されると
ともに２個のインバータ６６．６７にも入力されている
。
上記インバータ６６の出力信号はＣＭＯ８スイッチ５６
を構成するＰチャネルＭＯ８ＦＥＴ ５４のダートおよ
びＣＭＯＳスイッチ６１を構成するＮチャネルＭＯ８Ｆ
ＥＴ ６０のｆ−）に並列的に入力されている。また、
上記抵抗６４とキャパシタ６５との直列接続点ｅの電圧
が差動増幅回路５１の反転入力端子に入力されている。
を構成するＰチャネルＭＯ８ＦＥＴ ５４のダートおよ
びＣＭＯＳスイッチ６１を構成するＮチャネルＭＯ８Ｆ
ＥＴ ６０のｆ−）に並列的に入力されている。また、
上記抵抗６４とキャパシタ６５との直列接続点ｅの電圧
が差動増幅回路５１の反転入力端子に入力されている。
そして上記インバータ６７の出力信号がこの発振回路の
発振出力信号Ｓ８として他の回路に供給されているとと
もに、この信号Ｓ８は前記一方のＳＣＣ回路ｌ例帰還さ
れている。
発振出力信号Ｓ８として他の回路に供給されているとと
もに、この信号Ｓ８は前記一方のＳＣＣ回路ｌ例帰還さ
れている。
またこの実施例回路内に設けられている３個の差動増幅
回路３１，４１．５１は、正極性の電源電圧ｖＤＤとこ
のｖＤＤと絶対値が等しい負極性の電源電圧ｖＩ］Ｂと
の間の電圧で動作するようになっており、前記アース点
の電位は上記閾電圧ｖＤＤとＶｌｉ８との中間電位であ
るＯｖに設定されている。
回路３１，４１．５１は、正極性の電源電圧ｖＤＤとこ
のｖＤＤと絶対値が等しい負極性の電源電圧ｖＩ］Ｂと
の間の電圧で動作するようになっており、前記アース点
の電位は上記閾電圧ｖＤＤとＶｌｉ８との中間電位であ
るＯｖに設定されている。
上記構成でなる回路において、まず、シュミ、ト型発振
回路５０の動作を説明する。
回路５０の動作を説明する。
いま、予め、抵抗５２と５３の抵抗比と電圧バッファ回
路４０からの出力電圧Ｖ。に応じて０点で得られるしき
い値電圧ＶＨが固定されておシ、しかもこの電圧ｖＨは
抵抗５７．５８の抵抗比に応じてｄ点で得られるしきい
値電圧ＶＬ よシも高くなっているとする。いま差動増
幅回路５１の出力信号が高レベル（ｖＤＤレベル）とな
っているとき、インバータ６３の出力信づも高レベルに
されるので、キャノクシタ６５は抵抗６４を介１て、抵
抗６４およびキャパシタ６５の値に応じた時定数τで充
電される。したがって、ｅ点の電圧は順次上昇していく
。一方、インバータ６３の出力信号が高レベルにされて
いるときにＣＭＯＳスイ、チ５６がオン状態にされ、差
動増幅回路５１の非反転入力端子にはこのＣＭＯＳスイ
ッチ５６を介して、高レベル側のしきい値電圧ｖＨが入
力される。したがって、差動増幅回路５１はこのしきい
値電圧ｖＨと上記ｅ点の電圧とを比較することになる。
路４０からの出力電圧Ｖ。に応じて０点で得られるしき
い値電圧ＶＨが固定されておシ、しかもこの電圧ｖＨは
抵抗５７．５８の抵抗比に応じてｄ点で得られるしきい
値電圧ＶＬ よシも高くなっているとする。いま差動増
幅回路５１の出力信号が高レベル（ｖＤＤレベル）とな
っているとき、インバータ６３の出力信づも高レベルに
されるので、キャノクシタ６５は抵抗６４を介１て、抵
抗６４およびキャパシタ６５の値に応じた時定数τで充
電される。したがって、ｅ点の電圧は順次上昇していく
。一方、インバータ６３の出力信号が高レベルにされて
いるときにＣＭＯＳスイ、チ５６がオン状態にされ、差
動増幅回路５１の非反転入力端子にはこのＣＭＯＳスイ
ッチ５６を介して、高レベル側のしきい値電圧ｖＨが入
力される。したがって、差動増幅回路５１はこのしきい
値電圧ｖＨと上記ｅ点の電圧とを比較することになる。
そしてｅ点の電圧が上記しきい値電圧ｖＨに到達すると
、差動増幅回路５１の出力信号は高レベルから低レベル
（Ｖｓｓレベル）に反転する。このレベル反転の後、イ
ンバータ６３の出力信号も低レベルに反転するので、い
ままで充電されていたキャノソシタ６５は、抵抗６４を
介して今度はＶＳＳレベルに向って時定数τで放電され
る。したがって、ｅ点の電圧は今度は順次下降していく
。一方、インバータ６３の出力信号が低レベルにされて
いるときにはＣＭＯＳスイッチ６ノがオン状態にされ、
差動増幅回路５１の非反転入力端子にはこのＣＭＯＳス
イッチ６１を介して、低レベル側のしきい値電圧ｖＬが
入力される。したがって、このとき差動増幅回路５１は
このしきい値電圧ｖＬと上記ｅ点の電圧とを比較するこ
とになる。そして下降しているｅ点の電圧が上記しきい
値電圧ｖＬに到達すると、差動増幅回路５１の出力信号
は低レベルから再び高レベルに反転する。以下同様にし
て差動増幅回路５ノがｅ点の電圧と２つのしきい値電圧
Ｖ□、ｖＬを交互に比較することによって、インバータ
６３の出力信号は所定の周期で高レベルおよび低レベル
を交互に繰シ返す発振信号となる。またインバータ６７
の出力信号Ｓ８は上記インバータ６３の反転信号である
ので、この信号Ｓ、も発振信号となる。そしてこのシー
ミツト型発振回路５ｏの発振信号Ｓｓの周波数ｆ、は、
しきい値電圧ｖＨおよびｖＬ が一定に設定されている
ときには一定でｓｂ、その値は上記しきい値電圧ｖＨと
ｖＬとで決定されルシュミット幅（ｌＶＨＩ＋ＩＶＬｌ
）と、抵抗６４およびキャパシタ６５の値で決定される
前記時定数τに応じたものにされる。第３図は上記ｅ点
における電圧ｖｅとインバータ６３の出力信号Ｓｓとの
関係を示す波形図である。
、差動増幅回路５１の出力信号は高レベルから低レベル
（Ｖｓｓレベル）に反転する。このレベル反転の後、イ
ンバータ６３の出力信号も低レベルに反転するので、い
ままで充電されていたキャノソシタ６５は、抵抗６４を
介して今度はＶＳＳレベルに向って時定数τで放電され
る。したがって、ｅ点の電圧は今度は順次下降していく
。一方、インバータ６３の出力信号が低レベルにされて
いるときにはＣＭＯＳスイッチ６ノがオン状態にされ、
差動増幅回路５１の非反転入力端子にはこのＣＭＯＳス
イッチ６１を介して、低レベル側のしきい値電圧ｖＬが
入力される。したがって、このとき差動増幅回路５１は
このしきい値電圧ｖＬと上記ｅ点の電圧とを比較するこ
とになる。そして下降しているｅ点の電圧が上記しきい
値電圧ｖＬに到達すると、差動増幅回路５１の出力信号
は低レベルから再び高レベルに反転する。以下同様にし
て差動増幅回路５ノがｅ点の電圧と２つのしきい値電圧
Ｖ□、ｖＬを交互に比較することによって、インバータ
６３の出力信号は所定の周期で高レベルおよび低レベル
を交互に繰シ返す発振信号となる。またインバータ６７
の出力信号Ｓ８は上記インバータ６３の反転信号である
ので、この信号Ｓ、も発振信号となる。そしてこのシー
ミツト型発振回路５ｏの発振信号Ｓｓの周波数ｆ、は、
しきい値電圧ｖＨおよびｖＬ が一定に設定されている
ときには一定でｓｂ、その値は上記しきい値電圧ｖＨと
ｖＬとで決定されルシュミット幅（ｌＶＨＩ＋ＩＶＬｌ
）と、抵抗６４およびキャパシタ６５の値で決定される
前記時定数τに応じたものにされる。第３図は上記ｅ点
における電圧ｖｅとインバータ６３の出力信号Ｓｓとの
関係を示す波形図である。
一方、上記シーミツト型発振回路５ｏがらの発振信号Ｓ
、が入力されているＳＣ回路１０の等価抵抗値Ｒ，は、
キャノ４シタ１１の値ｋ Ｃｌ とすると次式で与えら
れる。
、が入力されているＳＣ回路１０の等価抵抗値Ｒ，は、
キャノ４シタ１１の値ｋ Ｃｌ とすると次式で与えら
れる。
同様に信号Ｓｃが入力されているＳＣ回路２０の等価抵
抗値Ｒ２は、キャパシタ２１の値をＣ２とすると次式で
与えられる。
抗値Ｒ２は、キャパシタ２１の値をＣ２とすると次式で
与えられる。
いま、上記ＳＣ回路ｌＯ１２θの各一端すなわちＳＣ回
路１０内のスイッチ１３の他端およびＳＣ回路２０内の
スイッチ２２の他端には直流電源ｖ１ もしくは可変直
流電源ｖ２から正極性の電圧が供給されているので、両
ＳＣ回路１０ 、２０にはそれぞれ直流電流が流れる。
路１０内のスイッチ１３の他端およびＳＣ回路２０内の
スイッチ２２の他端には直流電源ｖ１ もしくは可変直
流電源ｖ２から正極性の電圧が供給されているので、両
ＳＣ回路１０ 、２０にはそれぞれ直流電流が流れる。
一方のＳＣ回路１０は負の等価抵抗値Ｒ１を持つため、
とのＳＣ回路１０に流れる電流１１の向きは第２図中左
方向（これを負極性の方向とする）となる。
とのＳＣ回路１０に流れる電流１１の向きは第２図中左
方向（これを負極性の方向とする）となる。
他方のＳＣ回路２０は正の等価抵抗値Ｒｔ ′ｔ−持つ
ため、このＳＣ回路２０に流れる電流Ｉ２の向きは第２
図中右方向（これを正極性の方向とする）となる。すな
わち、上記電流”ＩｎＩ３の向きは互いに逆方向となる
。そして積分回路３ｏには両電流’１＊ｌｆｆ１の合成
電流が供給される。いま、この合成電流が負極性の場合
、すなわち、電流１、がＩ２よシも大きくなっている場
合に、積分回路３０の出力電圧ｖｏは正極性の電源電圧
ＶＤＤに向って順次上昇する。上記とは反対に電流１１
＋ ”２の合成電流が正極性の場合、すなわち、電流
１１よシもＩ２の方が大きくなっている場合に、積分回
路３ｏの出力電圧ｖｏは負極性の電源電圧ＶＩ］Ｂに向
って順次下降する。そして積分回路３ｏの出力電圧ｖｏ
が上昇もしくは下降している途中でＳＣ回路１０．２０
の出力電流’ＩｎＩ！が平衡状態となシ、その合成電流
が０になると、出方電圧ｖｏの変化はその時点で止まル
、その後ｖｏは変化しない。
ため、このＳＣ回路２０に流れる電流Ｉ２の向きは第２
図中右方向（これを正極性の方向とする）となる。すな
わち、上記電流”ＩｎＩ３の向きは互いに逆方向となる
。そして積分回路３ｏには両電流’１＊ｌｆｆ１の合成
電流が供給される。いま、この合成電流が負極性の場合
、すなわち、電流１、がＩ２よシも大きくなっている場
合に、積分回路３０の出力電圧ｖｏは正極性の電源電圧
ＶＤＤに向って順次上昇する。上記とは反対に電流１１
＋ ”２の合成電流が正極性の場合、すなわち、電流
１１よシもＩ２の方が大きくなっている場合に、積分回
路３ｏの出力電圧ｖｏは負極性の電源電圧ＶＩ］Ｂに向
って順次下降する。そして積分回路３ｏの出力電圧ｖｏ
が上昇もしくは下降している途中でＳＣ回路１０．２０
の出力電流’ＩｎＩ！が平衡状態となシ、その合成電流
が０になると、出方電圧ｖｏの変化はその時点で止まル
、その後ｖｏは変化しない。
いま仮に直流電源Ｖ！の値と可変直流電源ｖ２の値が等
しく設定されておシ、シかもＳＣ回路１０．２０内のキ
ヤ／Ｊ？シタ１１，２１のｆ直Ｃ１ｍＣ２が互いに等し
く設定されているとする。このとき、ＳＣ回回路 Ｏ，
２０では、２つの信号Ｓｓ、Ｓｃの周波数ｆｓ 、 ｆ
ｃが一致したときに、電流ＩＩ とＩ２の合成電流が０
にされ、積分回路３０の出力電圧ｖｏがある値に固定さ
れる。
しく設定されておシ、シかもＳＣ回路１０．２０内のキ
ヤ／Ｊ？シタ１１，２１のｆ直Ｃ１ｍＣ２が互いに等し
く設定されているとする。このとき、ＳＣ回回路 Ｏ，
２０では、２つの信号Ｓｓ、Ｓｃの周波数ｆｓ 、 ｆ
ｃが一致したときに、電流ＩＩ とＩ２の合成電流が０
にされ、積分回路３０の出力電圧ｖｏがある値に固定さ
れる。
Ｖｏの値が固定されると、シーミツト型発振回路５０内
で形成されている高レベル側のしきい値電圧■８も固定
され、これによってシュミット幅（Ｉｖｎｌ＋ｌｖｔ、
Ｉ）も固定されるので、発振信号Ｓ８の周波数ｆ８も固
定される。
で形成されている高レベル側のしきい値電圧■８も固定
され、これによってシュミット幅（Ｉｖｎｌ＋ｌｖｔ、
Ｉ）も固定されるので、発振信号Ｓ８の周波数ｆ８も固
定される。
上記周波数ｆｓとｆｃが一致している状態から、ｆｓが
低下したとする。周波数ｆＢが低下すると、前記（１）
式で与えられるＳＣＣ回路１０筈流ＩＩの絶対値は小さ
くなる。すると工１とＩ２の合成電流は正極性の値とな
シ、積分回路３０の出力電圧ｖｏはＶａＳに向って降下
する。電圧■ｏがｖ８８に向って降下することによって
、シーミツト型発振回路５０内の０点で得られる電圧ｖ
Ｈは低下し、シュミット幅（ ｌｖｕ ｌ＋ｌＶＬ Ｉ
）が以前よシも狭くなるので、シュミット型発振回路
５０における発振出力信号Ｓ８の周波数ｆ８は上昇する
。周波数ｆ８が上昇すると、ＳＣ回路１０の等価抵抗値
Ｒ１は今度は小ざくなシ、電流■１の絶対値が順次大き
くなる。すると電流１、とＩ２の合成電流値は正極性か
らＯの値に向って減少し、Ｉ８がｆ，と一致すると０に
なる。
低下したとする。周波数ｆＢが低下すると、前記（１）
式で与えられるＳＣＣ回路１０筈流ＩＩの絶対値は小さ
くなる。すると工１とＩ２の合成電流は正極性の値とな
シ、積分回路３０の出力電圧ｖｏはＶａＳに向って降下
する。電圧■ｏがｖ８８に向って降下することによって
、シーミツト型発振回路５０内の０点で得られる電圧ｖ
Ｈは低下し、シュミット幅（ ｌｖｕ ｌ＋ｌＶＬ Ｉ
）が以前よシも狭くなるので、シュミット型発振回路
５０における発振出力信号Ｓ８の周波数ｆ８は上昇する
。周波数ｆ８が上昇すると、ＳＣ回路１０の等価抵抗値
Ｒ１は今度は小ざくなシ、電流■１の絶対値が順次大き
くなる。すると電流１、とＩ２の合成電流値は正極性か
らＯの値に向って減少し、Ｉ８がｆ，と一致すると０に
なる。
したがって、ｆ．が降下した場合、ｆｃと一致するまで
積分回路３０の出力電圧Ｖｏは”ＤＤに向って上昇し、
Ｖｏが元の値になるとその上昇が止まシ、発振出力信号
Ｓｓの周波数ｆｓがｆｃと一致するとｆ．の上昇も止ま
る。
積分回路３０の出力電圧Ｖｏは”ＤＤに向って上昇し、
Ｖｏが元の値になるとその上昇が止まシ、発振出力信号
Ｓｓの周波数ｆｓがｆｃと一致するとｆ．の上昇も止ま
る。
上記周波数ｆｓとｆＣが一致している状態から、今度は
Ｉ８が上昇したとする。周波数ｆＢが上昇すると、前記
（１）式で与えられるＳＣ回路１０の等価抵抗値Ｒ１は
以前よシも小さくなシ、電流１１の絶対値が大きくなる
。すると、電流■！とＩ２の合成電流は負極性の値とな
シ、積分回路３０の出力電圧ｖｏはｖＤＤに向って上昇
する。電圧ｖｏが上昇すると、高レベル側のしきい値電
圧ｖＩＩは以前よシも高くなシ、シュミット幅（Ｉｖ’
ｎ ｌ＋ＩｖＬｌ ）は以前よシも広くなるので、シー
ミツト型発振回路５ｏにおける発振出方信号ＳＲの周波
数ｆ８は下降する。周波数ｆ、が下降すると、ＳＣ回路
１ｏの等価抵抗値Ｒ１は大きくなル、電流■１の絶対値
が順次小さくなる。
Ｉ８が上昇したとする。周波数ｆＢが上昇すると、前記
（１）式で与えられるＳＣ回路１０の等価抵抗値Ｒ１は
以前よシも小さくなシ、電流１１の絶対値が大きくなる
。すると、電流■！とＩ２の合成電流は負極性の値とな
シ、積分回路３０の出力電圧ｖｏはｖＤＤに向って上昇
する。電圧ｖｏが上昇すると、高レベル側のしきい値電
圧ｖＩＩは以前よシも高くなシ、シュミット幅（Ｉｖ’
ｎ ｌ＋ＩｖＬｌ ）は以前よシも広くなるので、シー
ミツト型発振回路５ｏにおける発振出方信号ＳＲの周波
数ｆ８は下降する。周波数ｆ、が下降すると、ＳＣ回路
１ｏの等価抵抗値Ｒ１は大きくなル、電流■１の絶対値
が順次小さくなる。
すると電流工！とＩ２の合成電流値は負極性からＯの値
に向って増加し、ｆＩｌがｆｃと一致するとＯになる。
に向って増加し、ｆＩｌがｆｃと一致するとＯになる。
Ｌ／たがって、ｆＢが上昇した場合、ｆｃと一致するま
で積分回路３ｏの出力電圧Ｖ。
で積分回路３ｏの出力電圧Ｖ。
はＶ１１８に向って降下し、Ｖｏが元の値になるとその
降下が止まル、発振出力信号ｓ８の周波数ｆ、がｆｃと
一致するとｆｓの降下も止まる。
降下が止まル、発振出力信号ｓ８の周波数ｆ、がｆｃと
一致するとｆｓの降下も止まる。
すなわち、この実施例回路において、直流電源Ｖ！の値
と可変直流電源ｖｚＯ値が等しく設定されておシ、かつ
ＳＣ回路１０．２０内のキャパシタ１１．２１の値が互
いに等しく設定されている場合に、発振出力信号ｓｔ１
の周波数ｆ、は信号Ｓｃの周＊数ｆｃと一致するように
制御される。
と可変直流電源ｖｚＯ値が等しく設定されておシ、かつ
ＳＣ回路１０．２０内のキャパシタ１１．２１の値が互
いに等しく設定されている場合に、発振出力信号ｓｔ１
の周波数ｆ、は信号Ｓｃの周＊数ｆｃと一致するように
制御される。
次に可変直流電源Ｖ、の設定を変える場合について説明
する。まずｖ冨をｖｌに比べて高く設定すると、ＳＣ回
路２０の静画抵抗値Ｒ２は一定であるので、このＳＣ回
路２０の出力電流Ｉ。
する。まずｖ冨をｖｌに比べて高く設定すると、ＳＣ回
路２０の静画抵抗値Ｒ２は一定であるので、このＳＣ回
路２０の出力電流Ｉ。
が以前よシも大きくなる。このとき、電流工ｌと１２を
平衡させてその合成１２流の値をＯにするためには、一
方のＳＣ回路１０の出力電流Ｉｌの絶対値が以前よシも
大きくなる必要がある。
平衡させてその合成１２流の値をＯにするためには、一
方のＳＣ回路１０の出力電流Ｉｌの絶対値が以前よシも
大きくなる必要がある。
上記電流■２が太きくなることによって、積分回路３０
の出力電圧ｖｏはＶ８Ｂに向って降下し、この後、シュ
ミット型発振回路５０の発振出力信号Ｓ８の周波数ｆ、
は上昇する。そしてこの周波数ｆａの上昇は、ＳＣ回路
１０の出力電流Ｉ亘の絶対値がＩ２の絶対値と一致する
まで続く。すなわち、ｖｌｆ：ｖｌに比べて高く設定し
た場合には、発振出力信号Ｓｓの周波数１８がｆｃよシ
も高い点で一定となるように制御される。
の出力電圧ｖｏはＶ８Ｂに向って降下し、この後、シュ
ミット型発振回路５０の発振出力信号Ｓ８の周波数ｆ、
は上昇する。そしてこの周波数ｆａの上昇は、ＳＣ回路
１０の出力電流Ｉ亘の絶対値がＩ２の絶対値と一致する
まで続く。すなわち、ｖｌｆ：ｖｌに比べて高く設定し
た場合には、発振出力信号Ｓｓの周波数１８がｆｃよシ
も高い点で一定となるように制御される。
次にｖ２をｖｌに比べて低く設定すると、ＳＣ回路２０
の出力電流１１は以前よルも／ＪＸさくなる。このとき
、電流ＩｌとＩ２を平衡させてその合成電流の値をＯに
するためには、上記とは逆に一方のＳＣ回路ｉｏの出力
電流１１の絶対値が以前よシも小さくなる必要がある。
の出力電流１１は以前よルも／ＪＸさくなる。このとき
、電流ＩｌとＩ２を平衡させてその合成電流の値をＯに
するためには、上記とは逆に一方のＳＣ回路ｉｏの出力
電流１１の絶対値が以前よシも小さくなる必要がある。
電流Ｉ２が小さくなるととＫよって、積分回路３０の出
力電圧ｖｏはＶＤＤに向って上昇し、この後、シュミッ
ト型発振回路５００発振出力信号Ｓ８の周波数ｆ８は低
下する。そしてこの周波数ｆｓの低下は、ＳＣ回路１０
の出力電流Ｉ□の絶対値がＩ２の絶対値と一致するまで
続く。
力電圧ｖｏはＶＤＤに向って上昇し、この後、シュミッ
ト型発振回路５００発振出力信号Ｓ８の周波数ｆ８は低
下する。そしてこの周波数ｆｓの低下は、ＳＣ回路１０
の出力電流Ｉ□の絶対値がＩ２の絶対値と一致するまで
続く。
すなわち、ｖ２をｖｌに比べて低く設定した場合には、
発振出力信号Ｓｓの周波数ｆｓがｆｃよシも低い点で一
定となるように制御される。
発振出力信号Ｓｓの周波数ｆｓがｆｃよシも低い点で一
定となるように制御される。
ところで、この実施例回路において発振周波ａｆ ［ｌ
が安定する条件は、２個のＳＣ回路１０゜２θの出力電
流Ｆ ＃ ’２の合成電流値がＯになることである。す
なわちこの安定条件は次式％式％ （３） 上記（３）式に前記（１） 、 （２）式で与えられる
抵抗値Ｒ１＊ Ｒｉの関係を代入すると次式が得られる
。
が安定する条件は、２個のＳＣ回路１０゜２θの出力電
流Ｆ ＃ ’２の合成電流値がＯになることである。す
なわちこの安定条件は次式％式％ （３） 上記（３）式に前記（１） 、 （２）式で与えられる
抵抗値Ｒ１＊ Ｒｉの関係を代入すると次式が得られる
。
Ｃｘ”ｆ８’Ｖｔ十〇ｇ”ｊ（Ｈ・Ｖｚ”０ −−４４
）次に上記（４）式をＩ８についてまとめると次式が得
られる。
）次に上記（４）式をＩ８についてまとめると次式が得
られる。
ここで予め（ｌ＝（’、と仮定しているのであるから、
Ｉ８はｆｃを７２７７１倍したものとなる。したがって
、可変直流電源ｖ２の値を調整することによってｆ。の
任意の倍毅の周波ａｆｓを持つ信号ＳＩｌを作ることが
できる。
Ｉ８はｆｃを７２７７１倍したものとなる。したがって
、可変直流電源ｖ２の値を調整することによってｆ。の
任意の倍毅の周波ａｆｓを持つ信号ＳＩｌを作ることが
できる。
第４図はＣ１二０２とした場合の上記実施例回路の特性
図を示すものであシ、横軸には発振信号Ｓ８の周波数１
８を、Ｉ＃：Ｉ！ｄＪＫｌ−Ｊ、可変直流’ＭＥ 源Ｖ
２の値をそれぞれとっている。図示するようにＩ８は■
２に対して線型な関係となっている。
図を示すものであシ、横軸には発振信号Ｓ８の周波数１
８を、Ｉ＃：Ｉ！ｄＪＫｌ−Ｊ、可変直流’ＭＥ 源Ｖ
２の値をそれぞれとっている。図示するようにＩ８は■
２に対して線型な関係となっている。
ここで２個のＳＣ回路１０．２０における等価抵抗値Ｒ
１ｚ ＲＭは前記（１） 、 （２）式に示すように、
ｃｔａ’ｃｔの値が一定であれば周波数ｆＢ、 ｆｃの
みによって決定され、キャノヤシタ１１，２１の値ＣＩ
＃ Ｃ１１は抵抗等に比べてはるかに高い精度で設定
することができるので、周波数ｆＢａｆｃは高精度で抵
抗Ｒ１ａ Ｒ２に変換される。この抵抗” １ ａ Ｒ
＠の値の差は電流に変換され、さらにこの電流は電圧に
変換された後、この電圧に応じてシュミット型発振回路
５０の発振周波数ｆｓが調整されるので、この周波数ｆ
８を安定にしかも高精度で調整することができる。
１ｚ ＲＭは前記（１） 、 （２）式に示すように、
ｃｔａ’ｃｔの値が一定であれば周波数ｆＢ、 ｆｃの
みによって決定され、キャノヤシタ１１，２１の値ＣＩ
＃ Ｃ１１は抵抗等に比べてはるかに高い精度で設定
することができるので、周波数ｆＢａｆｃは高精度で抵
抗Ｒ１ａ Ｒ２に変換される。この抵抗” １ ａ Ｒ
＠の値の差は電流に変換され、さらにこの電流は電圧に
変換された後、この電圧に応じてシュミット型発振回路
５０の発振周波数ｆｓが調整されるので、この周波数ｆ
８を安定にしかも高精度で調整することができる。
また上記説明では、可変直流電源■２の値を変えること
によって発振周波数ｆ、の調整を行なうようにしている
が、これは上記（４）式から明らかなように、２個のＳ
Ｃ回路１０．２０内のキャパシタ１１．２１の値Ｃ１５
Ｃ！の設定を変え、その比に応じた倍数の周波数に調整
することができる。たとえばｎ”ｃｌ”：Ｃ２の関係を
満足するようにキャノやシタ１１，２１の値を設定、す
ることによって、ｆ８の周波数をｆｃのｎ倍にＨＭする
ことができる。しかもこのｎの値は、可変直流電源ｖ２
を変化させる場合も同様であるが、整数に限らず、小数
を含む実数に設定することができる。また■２の代りに
Ｖｌ を可変直流電源で構成するようにしてもよい。
によって発振周波数ｆ、の調整を行なうようにしている
が、これは上記（４）式から明らかなように、２個のＳ
Ｃ回路１０．２０内のキャパシタ１１．２１の値Ｃ１５
Ｃ！の設定を変え、その比に応じた倍数の周波数に調整
することができる。たとえばｎ”ｃｌ”：Ｃ２の関係を
満足するようにキャノやシタ１１，２１の値を設定、す
ることによって、ｆ８の周波数をｆｃのｎ倍にＨＭする
ことができる。しかもこのｎの値は、可変直流電源ｖ２
を変化させる場合も同様であるが、整数に限らず、小数
を含む実数に設定することができる。また■２の代りに
Ｖｌ を可変直流電源で構成するようにしてもよい。
第５図および第６図はそれぞれ前記実施例回路で用いら
れている２個のＳＣ回路１０．２０それぞれを具体的に
示す回路図である。なお、第５図および第６図において
、前記第２図と対応する箇所には同一符号を付して説明
する。また前記信号ｓ８’、 ｓｃとして実際には、第
′１図のタイミングチャートに示すように互いに位相が
異なる２相の信号ｓｓ１．ｓｓ２もしくはｓｃ４．ｓｃ
２が用いられる。
れている２個のＳＣ回路１０．２０それぞれを具体的に
示す回路図である。なお、第５図および第６図において
、前記第２図と対応する箇所には同一符号を付して説明
する。また前記信号ｓ８’、 ｓｃとして実際には、第
′１図のタイミングチャートに示すように互いに位相が
異なる２相の信号ｓｓ１．ｓｓ２もしくはｓｃ４．ｓｃ
２が用いられる。
負の等価抵抗値を有する一方のＳＣＣ回路ｌ円内スイッ
チ１２ないし１５は第５図に示すように、ＮチャネルＭ
Ｏ８ＦＥＴ ｙ Ｊないし７４それぞれとＰチャネルＭ
Ｏ８ＦＥＴ ７５ないし７８それぞれとを並列接続して
なるＣＭＯＳスイッチ８２ないし８５で構成されている
。そして上記ＮチャネルＭＯ８ＦＥＴ ７ Ｊ 、 ７
４のダートには第７図中の信号Ｓ８１が、ＰチャネルＭ
Ｏ８ＦＥＴ ７５ 、７８のダートにはＣＭＯＳインバ
ータ７９を介して上記信号ｓｓ１がそれぞれ供給され、
上記ＮチャネルＭＯ８ＦＥＴ７２．７３のダートには第
７図中の信号ｓｓ２が、ＰチャネルＭＯ８ＦＥＴ ７６
、７７ ノ？” −）にはＣＭＯＳインバータ８０ｆ
介して上記信号ｓ８２がそれぞれ供給されている。
チ１２ないし１５は第５図に示すように、ＮチャネルＭ
Ｏ８ＦＥＴ ｙ Ｊないし７４それぞれとＰチャネルＭ
Ｏ８ＦＥＴ ７５ないし７８それぞれとを並列接続して
なるＣＭＯＳスイッチ８２ないし８５で構成されている
。そして上記ＮチャネルＭＯ８ＦＥＴ ７ Ｊ 、 ７
４のダートには第７図中の信号Ｓ８１が、ＰチャネルＭ
Ｏ８ＦＥＴ ７５ 、７８のダートにはＣＭＯＳインバ
ータ７９を介して上記信号ｓｓ１がそれぞれ供給され、
上記ＮチャネルＭＯ８ＦＥＴ７２．７３のダートには第
７図中の信号ｓｓ２が、ＰチャネルＭＯ８ＦＥＴ ７６
、７７ ノ？” −）にはＣＭＯＳインバータ８０ｆ
介して上記信号ｓ８２がそれぞれ供給されている。
このような構成において、いまＣＭＯＳスイッチ８３の
他端に直流電圧ｖ１を供給し、ＣＭＯＳスイッチ８５の
他端にはアース電位を供給した状態で各ＣＭＯＳスイッ
チ８２ないし８５を信号Ｓｓ１゜Ｓ［＋２に応じてスイ
ッチ制御した場合について説明する。いま、信号Ｓ８２
が高レベルのときＫはＣＭＯＳスイッチ８３．８４がオ
ン状態にされる。
他端に直流電圧ｖ１を供給し、ＣＭＯＳスイッチ８５の
他端にはアース電位を供給した状態で各ＣＭＯＳスイッ
チ８２ないし８５を信号Ｓｓ１゜Ｓ［＋２に応じてスイ
ッチ制御した場合について説明する。いま、信号Ｓ８２
が高レベルのときＫはＣＭＯＳスイッチ８３．８４がオ
ン状態にされる。
このとき、ギャノ臂シタ１）の他端（第５図のｆ点）に
は−ｃｌｅｖｌ の電荷が蓄積される。次に信号Ｓ８１
が高レベルのときにｉｉＣＭＯＳスイッチ８２．８５が
オン状態にされる。このとき、上記ｆ点には予め蓄積さ
れている負の電荷を打消すように、アース点からＣＭＯ
Ｓスイッチ８５を介して正の電荷＋Ｃ１ｍＶ、 が供給
される。このような動作が十秒間当シｆｓ回繰シ返され
るので、ｆ 点カＣ） ＣＭＯ８スイッチ８５ｆ！：介
してアースＡＫ流れる電流の向きを正とした場合にこの
ＳＣ回路に流れる電流の値■は次式で与えられる。
は−ｃｌｅｖｌ の電荷が蓄積される。次に信号Ｓ８１
が高レベルのときにｉｉＣＭＯＳスイッチ８２．８５が
オン状態にされる。このとき、上記ｆ点には予め蓄積さ
れている負の電荷を打消すように、アース点からＣＭＯ
Ｓスイッチ８５を介して正の電荷＋Ｃ１ｍＶ、 が供給
される。このような動作が十秒間当シｆｓ回繰シ返され
るので、ｆ 点カＣ） ＣＭＯ８スイッチ８５ｆ！：介
してアースＡＫ流れる電流の向きを正とした場合にこの
ＳＣ回路に流れる電流の値■は次式で与えられる。
−にＣ１・Ｖｌ・ｆＢ ・・・凹（６）このＳＣ回路に
おける等価抵抗Ｒの値は、供給電圧Ｖｌ金上記電電流で
割ったものであるので、とのＲは次式で与えられる。
おける等価抵抗Ｒの値は、供給電圧Ｖｌ金上記電電流で
割ったものであるので、とのＲは次式で与えられる。
この（７）式の右辺は前記（１）式の右辺と同じであム
第５図のＳＣ回路が周波数ｆ８に応じた負の等価抵抗を
持つ回路であることがわかる。
第５図のＳＣ回路が周波数ｆ８に応じた負の等価抵抗を
持つ回路であることがわかる。
正の等価抵抗値を有する他方のＳＣ回路２ｏ内のスイッ
チ２２ないし２５は第６図に示すように、ＮチャネルＭ
Ｏ８ＦＥＴ ９１ないし９４それぞれとＰチャネルＭＯ
８ＦＥＴ ９５ないし９８それぞれとを並列接続してな
るＣＭＯＳスイッチｌｏ２ないし１０５で構成されてい
る。そして上記ＮチャネルＭＯ８ＦＥＴ ９１ 、９３
のダートには第７図中の信号ＳＣ１が、ＰチャネルＭＯ
３ＦＥＴ ９５ 、９７のダートにはＣＭＯＳインバー
タ９９を介して上記信号Ｓｃ１がそれぞれ供給され、上
記ＮチャネルＭＯ３ＦＥＴ ９２ 、９４のダートには
第７図中の信号Ｓｏ２が、ＰチャネルＭＯ８ＦＥＴ ９
６ 、９８のダートにはＣＭＯＳインバータ１００を介
して上記信号Ｓｃ２がそれぞれ供給されている。
チ２２ないし２５は第６図に示すように、ＮチャネルＭ
Ｏ８ＦＥＴ ９１ないし９４それぞれとＰチャネルＭＯ
８ＦＥＴ ９５ないし９８それぞれとを並列接続してな
るＣＭＯＳスイッチｌｏ２ないし１０５で構成されてい
る。そして上記ＮチャネルＭＯ８ＦＥＴ ９１ 、９３
のダートには第７図中の信号ＳＣ１が、ＰチャネルＭＯ
３ＦＥＴ ９５ 、９７のダートにはＣＭＯＳインバー
タ９９を介して上記信号Ｓｃ１がそれぞれ供給され、上
記ＮチャネルＭＯ３ＦＥＴ ９２ 、９４のダートには
第７図中の信号Ｓｏ２が、ＰチャネルＭＯ８ＦＥＴ ９
６ 、９８のダートにはＣＭＯＳインバータ１００を介
して上記信号Ｓｃ２がそれぞれ供給されている。
このような構成において、いまＣＭＯＳスイッチ１０２
０他端に直流電圧ｖ２を供給し、ＣＭＯＳスイッチ１０
４の他端にはアース電位を供給した状態で各ＣＭＯＳス
イッチ１θ２ないし１０５を信号Ｓ。＋ ｒ ｈ２に応
じてスイッチ制御した場合について説明する。いま信号
Ｓｃ１が高しベルノときにはＣＭＯＳスイッチ１０２，
１０４がオン状態にされる。このとき、キャノぐシフ２
１にはＣ，＝Ｖ、なる電荷が蓄積される。次に信号Ｓｃ
２が高レベルになると、今度はＣＭＯＳスイッチ１０３
．１０５がオン状態にされ、いままでキャパシタ２１に
蓄えられていた電荷はアース点に放出される。
０他端に直流電圧ｖ２を供給し、ＣＭＯＳスイッチ１０
４の他端にはアース電位を供給した状態で各ＣＭＯＳス
イッチ１θ２ないし１０５を信号Ｓ。＋ ｒ ｈ２に応
じてスイッチ制御した場合について説明する。いま信号
Ｓｃ１が高しベルノときにはＣＭＯＳスイッチ１０２，
１０４がオン状態にされる。このとき、キャノぐシフ２
１にはＣ，＝Ｖ、なる電荷が蓄積される。次に信号Ｓｃ
２が高レベルになると、今度はＣＭＯＳスイッチ１０３
．１０５がオン状態にされ、いままでキャパシタ２１に
蓄えられていた電荷はアース点に放出される。
このような動作が１秒間当ｐｆｃ回繰り返されるので、
キャパシタ２ノの他端（第６図のｇ点）からＣＭＯＳス
イッチ１０４を介してアース点に流れる電流の向きを正
とした場合にこのＳＣ回路に流れる電流の値工は次式で
与えられる。
キャパシタ２ノの他端（第６図のｇ点）からＣＭＯＳス
イッチ１０４を介してアース点に流れる電流の向きを正
とした場合にこのＳＣ回路に流れる電流の値工は次式で
与えられる。
Ｘ＝Ｃ，＊Ｖ２・ｆｃ ・・・ （δ）またこのＳＣ回
路における等価抵抗Ｒの値は、供給電圧Ｖ２を上記電流
Ｉで割ったものであるので、とのＲは次式で与えられる
。
路における等価抵抗Ｒの値は、供給電圧Ｖ２を上記電流
Ｉで割ったものであるので、とのＲは次式で与えられる
。
この（９）式の右辺は前記（２）式の右辺と同じでｈＤ
、８６図のＳＣ回路が周波数ｆｃに応じた正の等価抵抗
を持つ回路であることがわかる。
、８６図のＳＣ回路が周波数ｆｃに応じた正の等価抵抗
を持つ回路であることがわかる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえば、上記実施例回路で
は前記ＳＣ回路１０．２０の出力電流の合成電流値に応
じて発振周波数が調整される発振回路がシーミツト型発
振回路５Ｑである場合について説明したが、これはこの
ような機能を持つ発振回路であればどのような構成のも
のであってもよい。さらに上記実施例回路では、負の等
価抵抗を持つ一方のＳＣ回路１０を信号ＳＩｌで制御し
、正の等価抵抗を持つ他方のＳＣ回路２０ｆ信号Ｓｃで
制御する場合について説明したが、これは互いに他方の
信号で制御するように構成してもよい。
種々の変形が可能である。たとえば、上記実施例回路で
は前記ＳＣ回路１０．２０の出力電流の合成電流値に応
じて発振周波数が調整される発振回路がシーミツト型発
振回路５Ｑである場合について説明したが、これはこの
ような機能を持つ発振回路であればどのような構成のも
のであってもよい。さらに上記実施例回路では、負の等
価抵抗を持つ一方のＳＣ回路１０を信号ＳＩｌで制御し
、正の等価抵抗を持つ他方のＳＣ回路２０ｆ信号Ｓｃで
制御する場合について説明したが、これは互いに他方の
信号で制御するように構成してもよい。
以上説明したようにこの発明によれば、基準信号の任意
の倍数の周波数を持つ信号を安定にかつ高精度に発生で
きる発振回路を提供することができる。
の倍数の周波数を持つ信号を安定にかつ高精度に発生で
きる発振回路を提供することができる。
第１図は音声認識回路の一般的な構成を示す回路図、第
２図はこの発明に係る発振回路の一実施例の構成を示す
回路図、第３図は第２図回路内のシュミット型発振回路
の動作を示す波形図、第４図は第２図回路の特性図、第
５図および第６図はそれぞれ上記第２図回路で用いられ
るスイッチドキャパシタ回路を具体的に示す回路図、第
７図は第５図および第６図の回路で用いられる信号のタ
イミングチャートである。 １０．２０・・・スイッチドキャパシタ回路（ｓｃ回ｆ
ｌｒ）、１１．２１・・・キャパシタ、３ｏ・・・積分
回路、４０・・・電圧バッファ回路、５ｏ・・・シュミ
ット型発振回路、３１，４１．５１・・・差動増幅回路
。 出願人代理人 弁理士 鈴 江 武 彦第３［ 第４図 ｆｃ ＋ｓ 第５図
２図はこの発明に係る発振回路の一実施例の構成を示す
回路図、第３図は第２図回路内のシュミット型発振回路
の動作を示す波形図、第４図は第２図回路の特性図、第
５図および第６図はそれぞれ上記第２図回路で用いられ
るスイッチドキャパシタ回路を具体的に示す回路図、第
７図は第５図および第６図の回路で用いられる信号のタ
イミングチャートである。 １０．２０・・・スイッチドキャパシタ回路（ｓｃ回ｆ
ｌｒ）、１１．２１・・・キャパシタ、３ｏ・・・積分
回路、４０・・・電圧バッファ回路、５ｏ・・・シュミ
ット型発振回路、３１，４１．５１・・・差動増幅回路
。 出願人代理人 弁理士 鈴 江 武 彦第３［ 第４図 ｆｃ ＋ｓ 第５図
Claims (4)
- （１）第１の信号の周波数に応じてその抵抗値が設定さ
れ、負もしくは正の等価抵抗を有する第１の手段と、第
２の信号の周波数に応じてその抵抗値が設定され、正も
しくは負の等価抵抗を有する第２の手段と、上記第１Ｉ
第２の手段に直流バイアスを供給してそれぞれ直流電流
を流す第３の手段と、上記第１．第２の手段の出力電流
の合成電流値に応じて周波数が調整される発振信号全出
力する第４の手段と、上記発振信号を第１の信号として
上記第１の手段に帰還する第５の手段とを具備したこと
を特徴とする発振回路。 - （２） 前記柁１．第２の手段が、キャパシタと複ｅ
（７） スイッチを含むスイッチドキャパシタ回路でそ
れぞれ構成されてｂる特許請求の範囲第１項に記載の発
振回路。 - （３） 前記第３の手段が、前記第１．第２の手段の一
方に一定の直流電圧を供給する直流電圧源と、前記第１
．第２の手段の他方に前記第４の手段から出力される発
振信号の周波数を調整するための直流電圧を供給する可
変直流電圧源とで構成されている特許請求の範囲第１項
に記載の発振回路。 - （４） 前記第４の手段が、第１．第２のしきい値電圧
を有し、いずれか一方のしきい値電圧が前記第１．第２
の手段の出力電流の合成電流値に応じて調整されるシュ
ミット型発振回路で構成されている特許請求の範囲第１
項に記載の発振回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216710A JPS60109331A (ja) | 1983-11-17 | 1983-11-17 | 発振回路 |
| DE8787117485T DE3486061T2 (de) | 1983-11-17 | 1984-11-14 | Oszillator-schaltung. |
| DE8484113778T DE3474597D1 (en) | 1983-11-17 | 1984-11-14 | Frequency comparing circuit |
| EP84113778A EP0142171B1 (en) | 1983-11-17 | 1984-11-14 | Frequency comparing circuit |
| EP87117485A EP0308540B1 (en) | 1983-11-17 | 1984-11-14 | Oscillator circuit |
| US06/672,478 US4599580A (en) | 1983-11-17 | 1984-11-16 | Circuit for comparing two or more frequencies |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216710A JPS60109331A (ja) | 1983-11-17 | 1983-11-17 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60109331A true JPS60109331A (ja) | 1985-06-14 |
Family
ID=16692703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216710A Pending JPS60109331A (ja) | 1983-11-17 | 1983-11-17 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013099181A (ja) * | 2011-11-04 | 2013-05-20 | Toyota Central R&D Labs Inc | 駆動回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216722A (ja) * | 1983-05-28 | 1983-12-16 | Dainippon Toryo Co Ltd | 混合吐出システム |
-
1983
- 1983-11-17 JP JP58216710A patent/JPS60109331A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216722A (ja) * | 1983-05-28 | 1983-12-16 | Dainippon Toryo Co Ltd | 混合吐出システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013099181A (ja) * | 2011-11-04 | 2013-05-20 | Toyota Central R&D Labs Inc | 駆動回路 |
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