JPH01228060A - Ｆｆｔ演算装置 - Google Patents
Ｆｆｔ演算装置Info
- Publication number
- JPH01228060A JPH01228060A JP63054276A JP5427688A JPH01228060A JP H01228060 A JPH01228060 A JP H01228060A JP 63054276 A JP63054276 A JP 63054276A JP 5427688 A JP5427688 A JP 5427688A JP H01228060 A JPH01228060 A JP H01228060A
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- Japan
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- fft
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、観測波形である入力信号を演算部でＦ Ｆ
Ｔ （Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒ
ｍ）演算するＦＦＴ演算装！に係り、特に前記演算部を
ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓ
ｓｏｒ）等で構成してリアルタイムでＦＦＴ演算するこ
とで応答時間の短縮を図るようにしたＦＦ’ｌ’演算装
置の改良に関する。
Ｔ （Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒ
ｍ）演算するＦＦＴ演算装！に係り、特に前記演算部を
ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓ
ｓｏｒ）等で構成してリアルタイムでＦＦＴ演算するこ
とで応答時間の短縮を図るようにしたＦＦ’ｌ’演算装
置の改良に関する。
〈従来の技術〉
従来公知のこの種の技術としては、例えば「科学計測の
為の波形データ処理Ｊ （ＣＱ出版株式会社、昭和６
１年１１月３０日 第３版発行）に記載されたものがあ
る。
為の波形データ処理Ｊ （ＣＱ出版株式会社、昭和６
１年１１月３０日 第３版発行）に記載されたものがあ
る。
第３図は従来のＦＦＴ演算装置のブロック系統図である
。
。
第３図において、λを例えば通常はランダムノイズだけ
の信号で、ある時刻において特定の周波数が含まれてく
るような観測波形のアナログの入力信号とする。この入
力信号λは、例えばローパスフィルタ（以下ｒＬＰＦＪ
と略称する）１を通遇してサンプルホールド回路（以下
ｒＳ／Ｈ回路」と略称する）２でサンプリングされ、そ
の後にアナログデジタル変換回路（以下ＦＡＴ）Ｃ回路
」と略称する）３でデジタル変換される。デジタル変換
されたデータは、演算部４に導かれ、記憶部（ＲＡＭ）
４１で記憶され（書込まれ）され、この書込まれたデー
タをリアルタイムで読出して演算し解析する例えばマイ
クロコンピュータ等から成るＤＳＰ等のシステムから成
るＦＦＴ演算部（以下ｒＤｓＰ、という）４２でＰ Ｆ
’Ｉ”演算されて、前記特定の周波数を検出して検出
信号を出力する。
の信号で、ある時刻において特定の周波数が含まれてく
るような観測波形のアナログの入力信号とする。この入
力信号λは、例えばローパスフィルタ（以下ｒＬＰＦＪ
と略称する）１を通遇してサンプルホールド回路（以下
ｒＳ／Ｈ回路」と略称する）２でサンプリングされ、そ
の後にアナログデジタル変換回路（以下ＦＡＴ）Ｃ回路
」と略称する）３でデジタル変換される。デジタル変換
されたデータは、演算部４に導かれ、記憶部（ＲＡＭ）
４１で記憶され（書込まれ）され、この書込まれたデー
タをリアルタイムで読出して演算し解析する例えばマイ
クロコンピュータ等から成るＤＳＰ等のシステムから成
るＦＦＴ演算部（以下ｒＤｓＰ、という）４２でＰ Ｆ
’Ｉ”演算されて、前記特定の周波数を検出して検出
信号を出力する。
この検出信号は例えば表示部５において所定表示される
。
。
ところで、ＤＳＰ４２でリアルタイムで演算するために
、記憶部４１は、第４図（従来の技術の説明に供する図
）に示すように、通常ＲＡＭ （ランダムアクセスメモ
リ）が一対の４１ａ、４１ｂで構成されて、一方のＲＡ
Ｍ （ここでは＃ｌＲＡＭ４１ａとする）が書込動作中
の場合に他方のＲＡＭ （ここでは＃２ＲＡＭ４１ｂと
する）に書込まれたデータが読み出し使用されて、逆に
他方の＃２ＲＡＭ４１ｂが書込中の場合には一方の＃ｌ
ＲＡＭ４１ａから読出すというように前後に交互逆動作
して切替えて使用する切替スイッチ４１ｃ、４１ｄが配
置されることで演算の連続性を確保するように構成され
ているのが普通である（実開昭５５−１２２１７８号参
照）。
、記憶部４１は、第４図（従来の技術の説明に供する図
）に示すように、通常ＲＡＭ （ランダムアクセスメモ
リ）が一対の４１ａ、４１ｂで構成されて、一方のＲＡ
Ｍ （ここでは＃ｌＲＡＭ４１ａとする）が書込動作中
の場合に他方のＲＡＭ （ここでは＃２ＲＡＭ４１ｂと
する）に書込まれたデータが読み出し使用されて、逆に
他方の＃２ＲＡＭ４１ｂが書込中の場合には一方の＃ｌ
ＲＡＭ４１ａから読出すというように前後に交互逆動作
して切替えて使用する切替スイッチ４１ｃ、４１ｄが配
置されることで演算の連続性を確保するように構成され
ているのが普通である（実開昭５５−１２２１７８号参
照）。
そこで第５図に第３図、第４図を組合せた時の動作をタ
イムチャートで表わす、以下、第５図を用いて説明する
。
イムチャートで表わす、以下、第５図を用いて説明する
。
第５図において、＜１）は入力信号λである。この入力
信号λは、時刻ｔ４で特定の周波数成分が発生して振幅
が増大する状態を表わす、 （Ｉ＋）は＃ｌＲＡＭ４１
ａへのデータ書込時間推移（例えばデータ数５１２デー
タというようにデータ数はサンプリング時間によって決
まる）を表わす、ｍは＃２ＲＡＭ４１ｂへのデータ書込
時間推移を表わす、（転）はＤＳＰ４２のデータ処理（
ＦＦＴ演算）時間推移を表わす、（Ｖ）は時刻ｔ４で入
力信号λに発生した特定の周波数成分が時刻ｔ７で検出
できるタイミングを表わす、このタイムチャートかられ
かるように、実際に特定の周波数成分が発生してから検
出信号が出力されるまでの所用時間は、＃２ＲＡＭ４１
ｂへＦＦ’ｌ’に必要なデータ数が書込まれるまでの時
間と特定の周波数が発生したタイミングとの時間差Ｔ１
（時刻ｔ４〜ｔｓ）と、この＃２ＲＡＭ４１ｂに書込
まれたデータをＤＳＰ４２に読込んでＦＦＴ演算に要す
る時間′ｒ２ （時刻ｔａ〜ｔｖ）との合計した時間の
時刻ｔ７において検出信号（特定の周波数が入ってきた
時の例えば時刻を示す信号）が得られることとなる。
信号λは、時刻ｔ４で特定の周波数成分が発生して振幅
が増大する状態を表わす、 （Ｉ＋）は＃ｌＲＡＭ４１
ａへのデータ書込時間推移（例えばデータ数５１２デー
タというようにデータ数はサンプリング時間によって決
まる）を表わす、ｍは＃２ＲＡＭ４１ｂへのデータ書込
時間推移を表わす、（転）はＤＳＰ４２のデータ処理（
ＦＦＴ演算）時間推移を表わす、（Ｖ）は時刻ｔ４で入
力信号λに発生した特定の周波数成分が時刻ｔ７で検出
できるタイミングを表わす、このタイムチャートかられ
かるように、実際に特定の周波数成分が発生してから検
出信号が出力されるまでの所用時間は、＃２ＲＡＭ４１
ｂへＦＦ’ｌ’に必要なデータ数が書込まれるまでの時
間と特定の周波数が発生したタイミングとの時間差Ｔ１
（時刻ｔ４〜ｔｓ）と、この＃２ＲＡＭ４１ｂに書込
まれたデータをＤＳＰ４２に読込んでＦＦＴ演算に要す
る時間′ｒ２ （時刻ｔａ〜ｔｖ）との合計した時間の
時刻ｔ７において検出信号（特定の周波数が入ってきた
時の例えば時刻を示す信号）が得られることとなる。
〈発明が解決しようとする問題点〉
ところでこの時、１つのＲＡＭにＦＦＴ演算に必要なデ
ータが集まる時間よりもＤＳＰ４２での演算時間が遅い
（長い）場合にあっては同等問題とならないが、ＤＳＰ
４２のＦＦＴ演算処理時間が１つのＲＡＭにデータを書
込む時間より早い（短い）場合にあっては、’Ｉ’１＋
Ｔ２における時刻ｔ！１〜ｔ６間が無駄時間となる。即
ち、この無駄時間だけ検出時間が遅れて出力されるとい
う問題がある。
ータが集まる時間よりもＤＳＰ４２での演算時間が遅い
（長い）場合にあっては同等問題とならないが、ＤＳＰ
４２のＦＦＴ演算処理時間が１つのＲＡＭにデータを書
込む時間より早い（短い）場合にあっては、’Ｉ’１＋
Ｔ２における時刻ｔ！１〜ｔ６間が無駄時間となる。即
ち、この無駄時間だけ検出時間が遅れて出力されるとい
う問題がある。
本発明は、この従来の技術の問題点に鑑みてなされたも
のであって、ＦＦＴ演算処理時間との関係にあって記憶
部に該ＦＰＴ演算に必要なデータが集まる時間に左右さ
れることなく、一定時間での演算部の演算回数を上げて
、入力信号の変化に対する応答時間を早めるように改善
したＦ Ｆ Ｔ演算装置を提供することを目的とする。
のであって、ＦＦＴ演算処理時間との関係にあって記憶
部に該ＦＰＴ演算に必要なデータが集まる時間に左右さ
れることなく、一定時間での演算部の演算回数を上げて
、入力信号の変化に対する応答時間を早めるように改善
したＦ Ｆ Ｔ演算装置を提供することを目的とする。
く問題点を解決するための手段〉
上述の目的を達成するための本発明は、アナログの入力
信号をデジタル変換して記憶し、該記憶したデータを演
算部でＦＦＴ演算するＦＦＴ演算装置において、前記デ
ジタル変換したデータを逐゛次記憶すると共にこの記憶
動作に非同期で読出可能な記憶部と、前記デジタル変換
したデータを前記記憶部に記憶させる為のアドレス信号
を発生する書込用アドレス発生部と、前記記憶部に記憶
されたデータを前記記憶動作とは非同期で最新データか
ら過去に遡って読出すアドレス信号を発生する読出用ア
ドレス発生部と、アナログデジタル変換回路及び前記書
込用アドレス発生部の動作のタイミングをとると共に前
記演算部からの信号が導かれて前記書込用アドレス発生
部、前記読出用アドレス発生部及び前記記憶部の動作の
タイミングをとるタイミングコントローラと、を具備し
たことを特徴とするものである。
信号をデジタル変換して記憶し、該記憶したデータを演
算部でＦＦＴ演算するＦＦＴ演算装置において、前記デ
ジタル変換したデータを逐゛次記憶すると共にこの記憶
動作に非同期で読出可能な記憶部と、前記デジタル変換
したデータを前記記憶部に記憶させる為のアドレス信号
を発生する書込用アドレス発生部と、前記記憶部に記憶
されたデータを前記記憶動作とは非同期で最新データか
ら過去に遡って読出すアドレス信号を発生する読出用ア
ドレス発生部と、アナログデジタル変換回路及び前記書
込用アドレス発生部の動作のタイミングをとると共に前
記演算部からの信号が導かれて前記書込用アドレス発生
部、前記読出用アドレス発生部及び前記記憶部の動作の
タイミングをとるタイミングコントローラと、を具備し
たことを特徴とするものである。
〈実施例〉
以下本発明の実施例を図面に基づき詳細に説明する。尚
、以下の図面において、第３図乃至第５図と重複する部
分は同一番号を付してその説明は省略する。
、以下の図面において、第３図乃至第５図と重複する部
分は同一番号を付してその説明は省略する。
第１図は本発明の具体的実施例であるＦＦＴ演算装置の
ブロック系統図である。
ブロック系統図である。
第１図において、３０はサンプリングした後のアナログ
入力信号をデジタル変換するＡＤＣ回路である。６はＦ
ＦＴ演算における入力記憶用の記憶部（波形記憶要素）
であり、この記憶部６は、ＡＤＣ回路３０でデジタル変
換した波形データを逐次記憶すると共にこの記憶動作と
は別個に非同期で読出可能な例えばデュアルポートメモ
リ（ＤｕａｌＰｏｒｔＲＡＭ、以下ｒＤＰＲＡＭ、とい
う）から成る。このＤＰＲＡＭ６を機能させるために、
デジタル変換したデータをＤＰＲＡＭ６に書込む為の書
込用のアドレス信号を発生・出力する例えばアップカウ
ンタから成る書込用アドレス発生部（以下アップカウン
タで説明する）７と、ＤＰＲＡＭ６に書込まれたデータ
をアップカウンタ７による書込動作とは非同期で最新デ
ータから過去に遡ってＤＳＰ８に読出するアドレス信号
を発生・出力する例えばダウンカウンタから成る読出用
アドレス発生部（以下ダウンカウンタで説明する）９と
、ＤＳＰ８からの信号を入力すると共に、ＡＤＣ回路３
０．アップカウンタ７、ダウンカウンタ９及びＤＰＲＡ
Ｍ６の動作のタイミングをとるタイミングコントローラ
１０と、を具備する。
入力信号をデジタル変換するＡＤＣ回路である。６はＦ
ＦＴ演算における入力記憶用の記憶部（波形記憶要素）
であり、この記憶部６は、ＡＤＣ回路３０でデジタル変
換した波形データを逐次記憶すると共にこの記憶動作と
は別個に非同期で読出可能な例えばデュアルポートメモ
リ（ＤｕａｌＰｏｒｔＲＡＭ、以下ｒＤＰＲＡＭ、とい
う）から成る。このＤＰＲＡＭ６を機能させるために、
デジタル変換したデータをＤＰＲＡＭ６に書込む為の書
込用のアドレス信号を発生・出力する例えばアップカウ
ンタから成る書込用アドレス発生部（以下アップカウン
タで説明する）７と、ＤＰＲＡＭ６に書込まれたデータ
をアップカウンタ７による書込動作とは非同期で最新デ
ータから過去に遡ってＤＳＰ８に読出するアドレス信号
を発生・出力する例えばダウンカウンタから成る読出用
アドレス発生部（以下ダウンカウンタで説明する）９と
、ＤＳＰ８からの信号を入力すると共に、ＡＤＣ回路３
０．アップカウンタ７、ダウンカウンタ９及びＤＰＲＡ
Ｍ６の動作のタイミングをとるタイミングコントローラ
１０と、を具備する。
このことにより、ＦＦＴ演算に必要な数のデータはＤＰ
ＲＡＭ６より、その時点での最新のデータから時間的に
遡る形で高速にＤＳＰ８に読込むことができるから、従
来のように必要な数のデータが揃ってからＦＦＴ演算を
始める方式よりも解析時間を短縮することが可能となる
。
ＲＡＭ６より、その時点での最新のデータから時間的に
遡る形で高速にＤＳＰ８に読込むことができるから、従
来のように必要な数のデータが揃ってからＦＦＴ演算を
始める方式よりも解析時間を短縮することが可能となる
。
第２図は本発明の説明に供するタイムチャートである。
以下、第２図を用いて第１図の動作を説明する。
■：第２図（１）で示す入力信号（［側波形）λは、Ａ
ＤＣ回路３０でデジタル変換され、タイミングコントロ
ーラ１０によりＡ Ｄ Ｃ３０の変換タイミングとアッ
プカウンタ７のカウント動作（ｉａ込デアドレス更新タ
イミングをとる動作）が同期することで、常にＤＰＲＡ
Ｍ６に書込まれる。第２図（１ｉ）は時間軸に対して連
続したＤＰＲＡＭ６への書込タイミング、即ちデータサ
ンプリングによる低速書込を示す図である。この時の記
憶データは、第１図のＤＰＲＡＭｅ内に破線αで示すよ
うに、下から順に書込まれ、最上段違記憶したら再び下
段から前回記憶データを消去しながら記憶していく。
ＤＣ回路３０でデジタル変換され、タイミングコントロ
ーラ１０によりＡ Ｄ Ｃ３０の変換タイミングとアッ
プカウンタ７のカウント動作（ｉａ込デアドレス更新タ
イミングをとる動作）が同期することで、常にＤＰＲＡ
Ｍ６に書込まれる。第２図（１ｉ）は時間軸に対して連
続したＤＰＲＡＭ６への書込タイミング、即ちデータサ
ンプリングによる低速書込を示す図である。この時の記
憶データは、第１図のＤＰＲＡＭｅ内に破線αで示すよ
うに、下から順に書込まれ、最上段違記憶したら再び下
段から前回記憶データを消去しながら記憶していく。
■ニ一方、ＤＳＰ８は、前のＦＦＴ演算終了後にタイミ
ングコントローラ１０にトリガ信号とリード信号を出力
する。
ングコントローラ１０にトリガ信号とリード信号を出力
する。
■：タイミングコントローラ１０は、ＤＳＰ８からの信
号を受けた時点でアップカウンタ７に信号を送り、アッ
プカウンタ７のカウント値をダウンカウンタ９のロード
入力端に導くように制御する。
号を受けた時点でアップカウンタ７に信号を送り、アッ
プカウンタ７のカウント値をダウンカウンタ９のロード
入力端に導くように制御する。
この結果、ＤＰＲＡＭ６の最新データ位置がダウンカウ
ンタ９にロードされる。
ンタ９にロードされる。
■：ダウンカウンタ９は、アップカウンタ７の値により
得た最新の記憶データを、ＤＳＰ８のリード信号により
１カウントずつダウンカウントすることにより、ＤＳＰ
８へＤＰＲＡＭ８内に記憶されたＦＦＴ演算に必要なデ
ータ数だけ現在の最新記憶データ（例えば第１図ＤＰＲ
ＡＭ６帯で示す領域ψ）が、第１図のＤ Ｐ ＲＡ Ｍ
ｅ内に矢印βで示すように、過去に遡って、例えば必
要な第２図（２）のＤＰＲＡＭ６からのＤＳＰ８による
高速読出データ（例えばデータ数５１２データというよ
うな）幅δだけ逐次読込まれる。
得た最新の記憶データを、ＤＳＰ８のリード信号により
１カウントずつダウンカウントすることにより、ＤＳＰ
８へＤＰＲＡＭ８内に記憶されたＦＦＴ演算に必要なデ
ータ数だけ現在の最新記憶データ（例えば第１図ＤＰＲ
ＡＭ６帯で示す領域ψ）が、第１図のＤ Ｐ ＲＡ Ｍ
ｅ内に矢印βで示すように、過去に遡って、例えば必
要な第２図（２）のＤＰＲＡＭ６からのＤＳＰ８による
高速読出データ（例えばデータ数５１２データというよ
うな）幅δだけ逐次読込まれる。
■：ＤＳＰ８においてはこの読込まれた最新情報に基づ
いて、第２図時で示すＤＳＰ８の連続したＦＦＴ演算動
作のように、連続してａ、ｂ、ｃ。
いて、第２図時で示すＤＳＰ８の連続したＦＦＴ演算動
作のように、連続してａ、ｂ、ｃ。
・・・のＦＦＴ演算・解析を行い、入力信号λ中の周波
数成分の変化を検出する０例えば時刻ｔ４５で入力信号
λに特定の周波数が含まれて波形が変化したとすると、
この時刻ｔ４５のデータがＤＳＰ８でＦＦＴ演算される
のは、時刻ｔ３−ｔ５間のＤＰＲＡＭ６から読込まれる
データであり、第２図（財）区間ｅ（時刻ｔｓ ｔａ
）でのＦ Ｆ Ｔ演算動作に基づく第２図Ｍで特定の周
波数成分の変化を検出できるタイミングを表わすように
、予め前もってプログラム上で決めておいた条件を満足
した場合に９例えば特定の周波数が含まれると判定する
ための判定レベルとの比較結果により検出して、時刻ｔ
６で検出信号が出力されることとなる。
数成分の変化を検出する０例えば時刻ｔ４５で入力信号
λに特定の周波数が含まれて波形が変化したとすると、
この時刻ｔ４５のデータがＤＳＰ８でＦＦＴ演算される
のは、時刻ｔ３−ｔ５間のＤＰＲＡＭ６から読込まれる
データであり、第２図（財）区間ｅ（時刻ｔｓ ｔａ
）でのＦ Ｆ Ｔ演算動作に基づく第２図Ｍで特定の周
波数成分の変化を検出できるタイミングを表わすように
、予め前もってプログラム上で決めておいた条件を満足
した場合に９例えば特定の周波数が含まれると判定する
ための判定レベルとの比較結果により検出して、時刻ｔ
６で検出信号が出力されることとなる。
以上の結果、第２図で示す検出時間では、第１図の’Ｉ
’、＋７２よりもかなり短い時間となることがわかる。
’、＋７２よりもかなり短い時間となることがわかる。
尚、例えば、第１図の入力信号λを、機械的な振動をモ
ニターするセンサを使用して得た信号とすると、異常な
寄生振動等の発生が高速検出できる。このように、本発
明の技術は、フェイルセーフ機能として使用することが
可能である。
ニターするセンサを使用して得た信号とすると、異常な
寄生振動等の発生が高速検出できる。このように、本発
明の技術は、フェイルセーフ機能として使用することが
可能である。
〈発明の効果〉
以上、実施例と共に具体的に本発明を説明したように、
本発明のＦ Ｆ ’ｌ’演算装置によれば、以下のよう
な効果を奏することができる。
本発明のＦ Ｆ ’ｌ’演算装置によれば、以下のよう
な効果を奏することができる。
従来ＦＦＴ演算に必要な数のデータ数が揃ってからＦＦ
Ｔ演算していたために、測定したい信号の変化を検出す
る時間は「データ収集に掛かる時間Ｊ ＋ ｒＦＦＴＦ
Ｆ時間」を必要としていたが、本発明により、データ収
集に掛かる時間はＤＰＲＡＭから高速に読出すことがで
きるから実質的にはＦＦＴ演算に要する時間のみに左右
されるため、従来に比較して大幅に検出に要する時間を
短縮することができる。
Ｔ演算していたために、測定したい信号の変化を検出す
る時間は「データ収集に掛かる時間Ｊ ＋ ｒＦＦＴＦ
Ｆ時間」を必要としていたが、本発明により、データ収
集に掛かる時間はＤＰＲＡＭから高速に読出すことがで
きるから実質的にはＦＦＴ演算に要する時間のみに左右
されるため、従来に比較して大幅に検出に要する時間を
短縮することができる。
第１図は本発明の具体的実施例であるＦＦＴ演算装置の
ブロック系統図、第２図は本発明の説明に供するタイム
チャート、第３図は従来のＦＦＴ演算装置のブロック系
統図、第４図は従来の技術の説明に供する図、第５図は
第３図、第４図の動作の説明に供するタイムチャートで
ある。 １・・・ローパスフィルタ（ＬＰＦ）、２・・・サンプ
ルホールド回路（Ｓ／Ｈ回路）、３．３０・・・アナロ
グデジタル変換回路（ＡＤＯ回路）、６・・・記憶部（
ＤＰＲＡＭ）、７・・・書込用アドレス発生部（アップ
カウンタ）、８・・・ＦＦＴ演算部＜ＤＳＰ）、９・・
・読出用アドレス発生部（ダウンカウンタ）、１０・・
・タイミングコントローラ。 第２図 第３図 第４図 第５図 （Ｗ） ノ１７ｉ；−−ノ３−３；；−−一−−−ｔ’
（Ｔｔｔ７ｚ−＠ （Ｖ〕
−−１ｔフ
ブロック系統図、第２図は本発明の説明に供するタイム
チャート、第３図は従来のＦＦＴ演算装置のブロック系
統図、第４図は従来の技術の説明に供する図、第５図は
第３図、第４図の動作の説明に供するタイムチャートで
ある。 １・・・ローパスフィルタ（ＬＰＦ）、２・・・サンプ
ルホールド回路（Ｓ／Ｈ回路）、３．３０・・・アナロ
グデジタル変換回路（ＡＤＯ回路）、６・・・記憶部（
ＤＰＲＡＭ）、７・・・書込用アドレス発生部（アップ
カウンタ）、８・・・ＦＦＴ演算部＜ＤＳＰ）、９・・
・読出用アドレス発生部（ダウンカウンタ）、１０・・
・タイミングコントローラ。 第２図 第３図 第４図 第５図 （Ｗ） ノ１７ｉ；−−ノ３−３；；−−一−−−ｔ’
（Ｔｔｔ７ｚ−＠ （Ｖ〕
−−１ｔフ
Claims (1)
- アナログの入力信号をデジタル変換して記憶し、該記憶
したデータを演算部でＦＦＴ演算するＦＦＴ演算装置に
おいて、前記デジタル変換したデータを逐次記憶すると
共にこの記憶動作に非同期で読出可能な記憶部と、前記
デジタル変換したデータを前記記憶部に記憶させる為の
アドレス信号を発生する書込用アドレス発生部と、前記
記憶部に記憶されたデータを前記記憶動作とは非同期で
最新データから過去に遡って読出すアドレス信号を発生
する読出用アドレス発生部と、アナログデジタル変換回
路及び前記書込用アドレス発生部の動作のタイミングを
とると共に前記演算部からの信号が導かれて前記書込用
アドレス発生部、前記読出用アドレス発生部及び前記記
憶部の動作のタイミングをとるタイミングコントローラ
と、を具備したことを特徴とするＦＦＴ演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054276A JPH01228060A (ja) | 1988-03-08 | 1988-03-08 | Ｆｆｔ演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054276A JPH01228060A (ja) | 1988-03-08 | 1988-03-08 | Ｆｆｔ演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01228060A true JPH01228060A (ja) | 1989-09-12 |
Family
ID=12966049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63054276A Pending JPH01228060A (ja) | 1988-03-08 | 1988-03-08 | Ｆｆｔ演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01228060A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959862A (en) * | 1994-02-18 | 1999-09-28 | Fujitsu Limited | Variable-rate data entry control device and control method |
| JP2006113003A (ja) * | 2004-10-18 | 2006-04-27 | Nsk Ltd | 機械設備の異常診断システム |
-
1988
- 1988-03-08 JP JP63054276A patent/JPH01228060A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959862A (en) * | 1994-02-18 | 1999-09-28 | Fujitsu Limited | Variable-rate data entry control device and control method |
| JP2006113003A (ja) * | 2004-10-18 | 2006-04-27 | Nsk Ltd | 機械設備の異常診断システム |
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