JPH0621026Y2 - 信号波形表示装置 - Google Patents
信号波形表示装置Info
- Publication number
- JPH0621026Y2 JPH0621026Y2 JP1987171172U JP17117287U JPH0621026Y2 JP H0621026 Y2 JPH0621026 Y2 JP H0621026Y2 JP 1987171172 U JP1987171172 U JP 1987171172U JP 17117287 U JP17117287 U JP 17117287U JP H0621026 Y2 JPH0621026 Y2 JP H0621026Y2
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- Japan
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- signal
- output
- free
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- input signal
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Description
【考案の詳細な説明】 〈産業上の利用分野〉 この考案は、入力信号の波形を表示する信号波形表示装
置に関し、特に構成が簡単でかつジッタの発生のない信
号波形表示装置に関するものである。
置に関し、特に構成が簡単でかつジッタの発生のない信
号波形表示装置に関するものである。
〈従来技術〉 近年、波形を観測する信号波形表示装置として信号を一
旦デジタル信号に変換して記憶し、この記憶したデータ
に基づいて波形を表示する装置が使われるようになっ
た。この様な信号波形表示装置の構成を第４図に示す。
第４図において、入力信号はＡＤ変換器１に入力されて
フリーランパルス発生器８の出力に同期してデジタル信
号に変換され、メモリ２に格納される。また入力信号は
トリガ回路４に入力される。トリガ回路４は入力信号が
あらかじめ設定されたトリガレベルになった時にトリガ
信号を発生する。切換スイッチ２８はトリガ回路４およ
び外部トリガ信号のいずれかのトリガソースを選択す
る。このトリガ信号は時間軸用のこぎり波発生器５に入
力される。時間軸用のこぎり波発生器５はこのトリガ信
号に同期して時間軸用のこぎり波を発生する。こののこ
ぎり波はフリーランパルス発生器８の出力に同期してＡ
Ｄ変換器６でデジタル信号に変換され、メモリ７に格納
される。メモリ２、７に格納されたデータは表示器３の
Ｙ軸、Ｘ軸に入力されて入力信号の波形が表示される。
なおアンブランキング回路９は不用な表示をマスクする
ためのものである。
旦デジタル信号に変換して記憶し、この記憶したデータ
に基づいて波形を表示する装置が使われるようになっ
た。この様な信号波形表示装置の構成を第４図に示す。
第４図において、入力信号はＡＤ変換器１に入力されて
フリーランパルス発生器８の出力に同期してデジタル信
号に変換され、メモリ２に格納される。また入力信号は
トリガ回路４に入力される。トリガ回路４は入力信号が
あらかじめ設定されたトリガレベルになった時にトリガ
信号を発生する。切換スイッチ２８はトリガ回路４およ
び外部トリガ信号のいずれかのトリガソースを選択す
る。このトリガ信号は時間軸用のこぎり波発生器５に入
力される。時間軸用のこぎり波発生器５はこのトリガ信
号に同期して時間軸用のこぎり波を発生する。こののこ
ぎり波はフリーランパルス発生器８の出力に同期してＡ
Ｄ変換器６でデジタル信号に変換され、メモリ７に格納
される。メモリ２、７に格納されたデータは表示器３の
Ｙ軸、Ｘ軸に入力されて入力信号の波形が表示される。
なおアンブランキング回路９は不用な表示をマスクする
ためのものである。
この様な信号波形表示装置では、入力信号とフリーラン
パルス発生器８の出力は一般に非同期なので、メモリ２
に入力信号の数サイクル分を保持して重ねて表示すると
表示部分の起点がフリーランパルス発生器８の出力の周
期の半分以下の幅でずれるジッタが発生し、波形が２重
になって見にくくなる。そのため、トリガ点からＡＤ変
換器１のサンプリング点までの時間差を測定して、この
測定結果によって表示を補正するようにしている。
パルス発生器８の出力は一般に非同期なので、メモリ２
に入力信号の数サイクル分を保持して重ねて表示すると
表示部分の起点がフリーランパルス発生器８の出力の周
期の半分以下の幅でずれるジッタが発生し、波形が２重
になって見にくくなる。そのため、トリガ点からＡＤ変
換器１のサンプリング点までの時間差を測定して、この
測定結果によって表示を補正するようにしている。
この様な時間差測定回路を第５図に示す。この図におい
て、フリーランパルス発生器８の出力のフリーランパル
スはフリップフロップ１０のクロック端子に入力され、
その出力Ｑはカウンタ１１のイネイブル端子ＥＮに入力
される。またデータ端子Ｄは低レベルにされる。カウン
タ１１のクロック端子には計時用クロックが入力され
る。フリップフロップ１０のセット端子ＳＥＴおよびカ
ウンタ１１のクリヤ端子ＣＬＲには切換スイッチ２８か
らトリガ信号が入力される。この時間差測定回路の動作
を第６図タイムチャートに基づいて説明する。（Ａ）の
トリガ信号が時刻で低レベルになるとフリップフロッ
プ１０がセットされ、（Ｃ）に示すようにその出力が高
レベルになり、またカウンタ１１がクリヤされる。カウ
ンタ１１はフリップフロップ１０の出力によりそのイネ
イブル入力が高レベルになり、（Ｅ）のように計時用ク
ロックのカウントを開始する。時刻でフリーランパル
スが立上がるとフリップフロップ１０の出力が低レベル
になり、カウンタ１１はカウントを停止する。そのた
め、カウンタ１１のカウント値は計時用クロックの周期
の分解能でトリガ信号とフリーランパルスの立ち上がり
の時間差に等しくなりこの時間差が測定出来る。
て、フリーランパルス発生器８の出力のフリーランパル
スはフリップフロップ１０のクロック端子に入力され、
その出力Ｑはカウンタ１１のイネイブル端子ＥＮに入力
される。またデータ端子Ｄは低レベルにされる。カウン
タ１１のクロック端子には計時用クロックが入力され
る。フリップフロップ１０のセット端子ＳＥＴおよびカ
ウンタ１１のクリヤ端子ＣＬＲには切換スイッチ２８か
らトリガ信号が入力される。この時間差測定回路の動作
を第６図タイムチャートに基づいて説明する。（Ａ）の
トリガ信号が時刻で低レベルになるとフリップフロッ
プ１０がセットされ、（Ｃ）に示すようにその出力が高
レベルになり、またカウンタ１１がクリヤされる。カウ
ンタ１１はフリップフロップ１０の出力によりそのイネ
イブル入力が高レベルになり、（Ｅ）のように計時用ク
ロックのカウントを開始する。時刻でフリーランパル
スが立上がるとフリップフロップ１０の出力が低レベル
になり、カウンタ１１はカウントを停止する。そのた
め、カウンタ１１のカウント値は計時用クロックの周期
の分解能でトリガ信号とフリーランパルスの立ち上がり
の時間差に等しくなりこの時間差が測定出来る。
〈考案が解決すべき問題点〉 しかしながら、この様な信号波形表示装置では、ジッタ
を補正する時間差信号の分解能は計時用クロックの周期
で規定される。デジタルオシロスコープのような波形表
示装置では時間軸を数百倍に拡大して観測することが通
常行なわれているが、この様な高倍率に拡大してもジッ
タが発生しないようにするには計時用クロックの周期を
充分短くしなければならない。例えば、フリーランパル
スの周期が１MHzであり、この周期で入力信号をサンプ
リングするとすると、計時用クロックは数百MHzとしな
ければならず、高価な高速用の部品が必要になるという
欠点があった。
を補正する時間差信号の分解能は計時用クロックの周期
で規定される。デジタルオシロスコープのような波形表
示装置では時間軸を数百倍に拡大して観測することが通
常行なわれているが、この様な高倍率に拡大してもジッ
タが発生しないようにするには計時用クロックの周期を
充分短くしなければならない。例えば、フリーランパル
スの周期が１MHzであり、この周期で入力信号をサンプ
リングするとすると、計時用クロックは数百MHzとしな
ければならず、高価な高速用の部品が必要になるという
欠点があった。
また、トリガ信号が発生したトリガ時点、次のトリガ信
号が発生したトリガ時点の次に来るフリーランスパルス
の立ち上がり時のＡＤ変換器の両値と、既知のトリガレ
ベルの値を用いて、補正を行うことでジッタの発生を改
善する方法もあるが（本願出願人による実願昭62-12452
5号記載の考案）、この方法では、外部から入力された
トリガ信号を用いて観測する場合には、トリガの値が既
知であるとは限らないため補正ができないという欠点が
ある。
号が発生したトリガ時点の次に来るフリーランスパルス
の立ち上がり時のＡＤ変換器の両値と、既知のトリガレ
ベルの値を用いて、補正を行うことでジッタの発生を改
善する方法もあるが（本願出願人による実願昭62-12452
5号記載の考案）、この方法では、外部から入力された
トリガ信号を用いて観測する場合には、トリガの値が既
知であるとは限らないため補正ができないという欠点が
ある。
〈考案の目的〉 この考案の目的は、外部からトリガ信号を入力した場合
であっても高速用の部品を用いることなくジッタが補正
出来る信号波形表示装置を提供することにある。
であっても高速用の部品を用いることなくジッタが補正
出来る信号波形表示装置を提供することにある。
〈問題点を解決するための手段〉 本考案は、入力信号を所定の周期でサンプリングしてデ
ジタル信号にＡＤ変換し、このデジタル信号に基づいて
前記入力信号の波形を表示する信号波形表示装置におい
て、 前記入力信号が所定のレベルになった時点でトリガ信号
を発生するトリガ信号発生部と、 入力信号の測定が行われている間、定周期の矩形波であ
るフリーランパルスを出力するフリーランパルス発生器
と、 前記フリーランパルス発生器から出力されるフリーラン
パルスの発生時毎の入力信号のアナログ値をデジタルデ
ータに変換する第１のＡＤ変換器と、 前記トリガ信号が発生する直前のフリーランパルスの発
生時における前記第１のＡＤ変換器の出力を保持する第
１のレジスタと、 前記トリガ信号が発生した直後のフリーランパルス発生
時における前記第１のＡＤ変換器の出力を保持する第２
のレジスタと、 前記トリガ信号発生部又は外部からのトリガ信号が発生
した時点における入力信号をデジタル信号に変換する第
２のＡＤ変換器と、 この第２のＡＤ変換器より出力された値を保持するバッ
ファと、 このバッファと前記第１および第２のレジスタに保持さ
れた値を用いて、各々のデータの差分から前記トリガ信
号と前記サンプリング時点の時間間隔を演算する演算器
とを有し、 この演算器の出力によって前記入力信号の表示を補正す
ることを特徴とする信号波形表示装置である。
ジタル信号にＡＤ変換し、このデジタル信号に基づいて
前記入力信号の波形を表示する信号波形表示装置におい
て、 前記入力信号が所定のレベルになった時点でトリガ信号
を発生するトリガ信号発生部と、 入力信号の測定が行われている間、定周期の矩形波であ
るフリーランパルスを出力するフリーランパルス発生器
と、 前記フリーランパルス発生器から出力されるフリーラン
パルスの発生時毎の入力信号のアナログ値をデジタルデ
ータに変換する第１のＡＤ変換器と、 前記トリガ信号が発生する直前のフリーランパルスの発
生時における前記第１のＡＤ変換器の出力を保持する第
１のレジスタと、 前記トリガ信号が発生した直後のフリーランパルス発生
時における前記第１のＡＤ変換器の出力を保持する第２
のレジスタと、 前記トリガ信号発生部又は外部からのトリガ信号が発生
した時点における入力信号をデジタル信号に変換する第
２のＡＤ変換器と、 この第２のＡＤ変換器より出力された値を保持するバッ
ファと、 このバッファと前記第１および第２のレジスタに保持さ
れた値を用いて、各々のデータの差分から前記トリガ信
号と前記サンプリング時点の時間間隔を演算する演算器
とを有し、 この演算器の出力によって前記入力信号の表示を補正す
ることを特徴とする信号波形表示装置である。
〈実施例〉 第１図に本考案に係る信号波形表示装置の一実施例を示
す。なお、第４図と同じ要素には同一符号を付し、説明
を省略する。第１図において、２０、２１はレジスタで
あり、ＡＤ変換器１の出力が入力される。このレジスタ
２０、２１の出力は制御信号Ｓにより制御される。２２
はフリップフロップであり、そのデータ端子Ｄにトリガ
回路４の出力または外部トリガ信号が入力される。２３
はフリップフロップであり、そのデータ端子Ｄにフリッ
プフロップ２２の出力Ｑが入力される。２４、２５はＡ
ＮＤゲートであり、その反転入力にはそれぞれフリップ
フロップ２２、２３の出力Ｑが入力される。フリップフ
ロップ２２、２３のクロック端子およびＡＮＤゲート２
４、２５の非反転入力にはフリーランパルス発生器８の
出力が入力される。またＡＮＤゲート２４、２５の出力
はレジスタ２０、２１のクロック端子に入力される。２
６は演算器であり、レジスタ２０、２１の出力が入力さ
れる。２７は補正器であり、メモリ２および演算器２６
の出力が入力される。補正器２７の出力は表示器３のＹ
軸に入力される。２９は入力信号を入力するサンプル・
ホールド回路、３０はこのサンプル・ホールド回路２９
の出力を入力するＡＤ変換器、３１はこのＡＤ変換器３
０の出力を入力し演算器２６に出力するバッファであ
る。サンプル・ホールド回路２９およびＡＤ変換器３０
は切換スイッチ２８からのトリガ信号によって動作を制
御される。バッファ３１の出力は制御信号Ｓ′により制
御される。
す。なお、第４図と同じ要素には同一符号を付し、説明
を省略する。第１図において、２０、２１はレジスタで
あり、ＡＤ変換器１の出力が入力される。このレジスタ
２０、２１の出力は制御信号Ｓにより制御される。２２
はフリップフロップであり、そのデータ端子Ｄにトリガ
回路４の出力または外部トリガ信号が入力される。２３
はフリップフロップであり、そのデータ端子Ｄにフリッ
プフロップ２２の出力Ｑが入力される。２４、２５はＡ
ＮＤゲートであり、その反転入力にはそれぞれフリップ
フロップ２２、２３の出力Ｑが入力される。フリップフ
ロップ２２、２３のクロック端子およびＡＮＤゲート２
４、２５の非反転入力にはフリーランパルス発生器８の
出力が入力される。またＡＮＤゲート２４、２５の出力
はレジスタ２０、２１のクロック端子に入力される。２
６は演算器であり、レジスタ２０、２１の出力が入力さ
れる。２７は補正器であり、メモリ２および演算器２６
の出力が入力される。補正器２７の出力は表示器３のＹ
軸に入力される。２９は入力信号を入力するサンプル・
ホールド回路、３０はこのサンプル・ホールド回路２９
の出力を入力するＡＤ変換器、３１はこのＡＤ変換器３
０の出力を入力し演算器２６に出力するバッファであ
る。サンプル・ホールド回路２９およびＡＤ変換器３０
は切換スイッチ２８からのトリガ信号によって動作を制
御される。バッファ３１の出力は制御信号Ｓ′により制
御される。
次にこの実施例の動作を第２図タイムチャートに基づい
て説明する。第２図において、（Ａ）は切換スイッチ２
８の出力であるトリガ信号、（Ｂ）はＡＤ変換器３０の
出力、（Ｃ）はフリーランパルス発生器８の出力である
フリーランパルス、（Ｄ）、（Ｅ）はフリップフロップ
２２、２３の出力、（Ｆ）はＡＤ変換器１の出力、
（Ｇ）、（Ｈ）はレジスタ２０、２１の出力である。Ａ
Ｄ変換器１はフリーランパルスの立上がりに同期して入
力信号をデジタル信号に変換して出力する。（Ｆ）のＤ
ｎ−１〜Ｄｎ＋２は変換されたデータを表わす。時刻
でトリガ信号が高レベルになると、その次のフリーラン
パルスの立上がりから少し遅れた時刻でフリップフロ
ップ２２の出力が高レベルになり、さらに次のフリーラ
ンパルスの立ちあがりから少し遅れた時刻でフリップ
フロップ２３の出力が高レベルになる。フリップフロッ
プ２２の出力が高レベルになる時刻以前では、ＡＮＤ
ゲート２４の出力はフリーランパルスと同じように変化
する。従ってレジスタ２０にはＡＤ変換器１の出力と同
じデータが格納される。時刻でフリップフロップ２２
の出力が高レベルになると、ＡＮＤゲート２４の出力は
低レベルに固定されるので、レジスタ２０にはトリガ信
号が高レベルになる時刻の直前のＡＤ変換器１の出力
Ｄｎが保持される。同様にして時刻でフリップフロッ
プ２３の出力が高レベルになるので、レジスタ２１には
トリガ信号が高レベルになる時刻直後のＡＤ変換器１
の出力であるＤｎ＋１が保持される。このレジスタ２
０、２１に保持されたデータは制御信号Ｓにより演算器
２６に入力される。入力信号はまたトリガ信号の立上が
りでサンプル・ホールド回路２９にアナログ値を保持さ
れ、ＡＤ変換器３０でデジタル化される。この結果得ら
れる信号Ｓがトリガ・レベルであり、バッファ３１を介
して適当なタイミングで演算器２６に取込まれる。
て説明する。第２図において、（Ａ）は切換スイッチ２
８の出力であるトリガ信号、（Ｂ）はＡＤ変換器３０の
出力、（Ｃ）はフリーランパルス発生器８の出力である
フリーランパルス、（Ｄ）、（Ｅ）はフリップフロップ
２２、２３の出力、（Ｆ）はＡＤ変換器１の出力、
（Ｇ）、（Ｈ）はレジスタ２０、２１の出力である。Ａ
Ｄ変換器１はフリーランパルスの立上がりに同期して入
力信号をデジタル信号に変換して出力する。（Ｆ）のＤ
ｎ−１〜Ｄｎ＋２は変換されたデータを表わす。時刻
でトリガ信号が高レベルになると、その次のフリーラン
パルスの立上がりから少し遅れた時刻でフリップフロ
ップ２２の出力が高レベルになり、さらに次のフリーラ
ンパルスの立ちあがりから少し遅れた時刻でフリップ
フロップ２３の出力が高レベルになる。フリップフロッ
プ２２の出力が高レベルになる時刻以前では、ＡＮＤ
ゲート２４の出力はフリーランパルスと同じように変化
する。従ってレジスタ２０にはＡＤ変換器１の出力と同
じデータが格納される。時刻でフリップフロップ２２
の出力が高レベルになると、ＡＮＤゲート２４の出力は
低レベルに固定されるので、レジスタ２０にはトリガ信
号が高レベルになる時刻の直前のＡＤ変換器１の出力
Ｄｎが保持される。同様にして時刻でフリップフロッ
プ２３の出力が高レベルになるので、レジスタ２１には
トリガ信号が高レベルになる時刻直後のＡＤ変換器１
の出力であるＤｎ＋１が保持される。このレジスタ２
０、２１に保持されたデータは制御信号Ｓにより演算器
２６に入力される。入力信号はまたトリガ信号の立上が
りでサンプル・ホールド回路２９にアナログ値を保持さ
れ、ＡＤ変換器３０でデジタル化される。この結果得ら
れる信号Ｓがトリガ・レベルであり、バッファ３１を介
して適当なタイミングで演算器２６に取込まれる。
演算器２６の動作を第３図に基づいて説明する。第３図
に示すように、トリガ信号の立ち上がり直前、直後のフ
リーランパルスの立ち上がり時刻をＴ１、Ｔ３、これら
の時刻の入力信号の大きさすなわちレジスタ２０、２１
に格納されたデータをＤｎ、Ｄｎ＋１、トリガ信号の立
ち上がりの時刻をＴ２、そのときの入力信号の大きさす
なわちトリガレベルをＳ１、フリーランパルスの周期を
Ｔとすると、時刻Ｔ３とＴ２の時間差Δｔは、 Δｔ＝Ｔ×｜Ｄｎ＋１−Ｓ１｜／｜Ｄｎ＋１−Ｄｎ｜ で計算出来る。但し、隣接したサンプル点間では、入力
信号は直線的に変化すると仮定する。トリガレベルＳ１
はバッファ３１から得られ、演算器２６により上記の演
算を実行する。この演算結果は補正器２７に入力され
る。補正器２７はメモリ２から読みだしたデータをこの
Δｔだけ遅らせて表示器３に出力する。この様にするこ
とによって、入力信号を複数回重ねて表示しても常にト
リガ点が表示部の同じ点に来るので、ジッタが発生しな
い。またトリガ点における入力信号のレベルを検出する
回路を付加しているので、トリガ・ソースの如何に拘ら
ず、上記の機能を実現できる。
に示すように、トリガ信号の立ち上がり直前、直後のフ
リーランパルスの立ち上がり時刻をＴ１、Ｔ３、これら
の時刻の入力信号の大きさすなわちレジスタ２０、２１
に格納されたデータをＤｎ、Ｄｎ＋１、トリガ信号の立
ち上がりの時刻をＴ２、そのときの入力信号の大きさす
なわちトリガレベルをＳ１、フリーランパルスの周期を
Ｔとすると、時刻Ｔ３とＴ２の時間差Δｔは、 Δｔ＝Ｔ×｜Ｄｎ＋１−Ｓ１｜／｜Ｄｎ＋１−Ｄｎ｜ で計算出来る。但し、隣接したサンプル点間では、入力
信号は直線的に変化すると仮定する。トリガレベルＳ１
はバッファ３１から得られ、演算器２６により上記の演
算を実行する。この演算結果は補正器２７に入力され
る。補正器２７はメモリ２から読みだしたデータをこの
Δｔだけ遅らせて表示器３に出力する。この様にするこ
とによって、入力信号を複数回重ねて表示しても常にト
リガ点が表示部の同じ点に来るので、ジッタが発生しな
い。またトリガ点における入力信号のレベルを検出する
回路を付加しているので、トリガ・ソースの如何に拘ら
ず、上記の機能を実現できる。
なお、この実施例では演算器２６を別に構成するように
したが、装置全体を制御するプロセッサで実行させるよ
うにしてもよい。
したが、装置全体を制御するプロセッサで実行させるよ
うにしてもよい。
また切換スイッチ２８を内部トリガ・モード位置とした
場合は、ＡＤ変換器３０等を介さずにトリガ回路４で用
いる既知のトリガレベルＳ１をそのまま演算に使用する
こともできる。
場合は、ＡＤ変換器３０等を介さずにトリガ回路４で用
いる既知のトリガレベルＳ１をそのまま演算に使用する
こともできる。
〈考案の効果〉 以上実施例に基づいて具体的に説明したように、この考
案ではトリガ点の前後の入力信号の大きさおよびトリガ
レベルを検出してトリガ点とサンプリング点との時間差
を演算し、この演算結果により表示を補正するようにし
た。このため、外部からトリガ信号を入力した場合であ
っても高速用の部品を用いることなく簡単で安価な構成
でジッタ低減が実現出来る。
案ではトリガ点の前後の入力信号の大きさおよびトリガ
レベルを検出してトリガ点とサンプリング点との時間差
を演算し、この演算結果により表示を補正するようにし
た。このため、外部からトリガ信号を入力した場合であ
っても高速用の部品を用いることなく簡単で安価な構成
でジッタ低減が実現出来る。
第１図は本考案に係る信号波形表示装置の一実施例を示
すブロック図、第２図は動作を示すタイムチャート、第
３図は演算の方法を説明するための図、第４図は従来の
信号波形表示装置の構成を示すブロック図、第５図は従
来の時間差を測定する回路の構成図、第６図はその動作
を示すタイムチャートである。 ２０，２１……レジスタ、２２，２３……フリップフロ
ップ、２４，２５……ＡＮＤゲート、２６……演算器、
２７……補正器、３０……ＡＤ変換器。
すブロック図、第２図は動作を示すタイムチャート、第
３図は演算の方法を説明するための図、第４図は従来の
信号波形表示装置の構成を示すブロック図、第５図は従
来の時間差を測定する回路の構成図、第６図はその動作
を示すタイムチャートである。 ２０，２１……レジスタ、２２，２３……フリップフロ
ップ、２４，２５……ＡＮＤゲート、２６……演算器、
２７……補正器、３０……ＡＤ変換器。
Claims (1)
- 【請求項１】入力信号を所定の周期でサンプリングして
デジタル信号にＡＤ変換し、このデジタル信号に基づい
て前記入力信号の波形を表示する信号波形表示装置にお
いて、 前記入力信号が所定のレベルになった時点でトリガ信号
を発生するトリガ信号発生部と、 入力信号の測定が行われている間、定周期の矩形波であ
るフリーランパルスを出力するフリーランパルス発生器
と、 前記フリーランパルス発生器から出力されるフリーラン
パルスの発生時毎の入力信号のアナログ値をデジタルデ
ータに変換する第１のＡＤ変換器と、 前記トリガ信号が発生する直前のフリーランパルスの発
生時における前記第１のＡＤ変換器の出力を保持する第
１のレジスタと、 前記トリガ信号が発生した直後のフリーランパルス発生
時における前記第１のＡＤ変換器の出力を保持する第２
のレジスタと、 前記トリガ信号発生部又は外部からのトリガ信号が発生
した時点における入力信号をデジタル信号に変換する第
２のＡＤ変換器と、 この第２のＡＤ変換器より出力された値を保持するバッ
ファと、 このバッファと前記第１および第２のレジスタに保持さ
れた値を用いて、各々のデータの差分から前記トリガ信
号と前記サンプリング時点の時間間隔を演算する演算器
とを有し、 この演算器の出力によって前記入力信号の表示を補正す
ることを特徴とする信号波形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987171172U JPH0621026Y2 (ja) | 1987-11-09 | 1987-11-09 | 信号波形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987171172U JPH0621026Y2 (ja) | 1987-11-09 | 1987-11-09 | 信号波形表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0175863U JPH0175863U (ja) | 1989-05-23 |
| JPH0621026Y2 true JPH0621026Y2 (ja) | 1994-06-01 |
Family
ID=31462765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987171172U Expired - Lifetime JPH0621026Y2 (ja) | 1987-11-09 | 1987-11-09 | 信号波形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621026Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005035394A1 (de) * | 2005-07-28 | 2007-02-15 | Rohde & Schwarz Gmbh & Co Kg | Verfahren und System zur digitalen Triggerung von Signalen auf der Basis von zwei zeitlich beabstandeten Triggerereignissen |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62124525A (ja) * | 1985-11-25 | 1987-06-05 | Semiconductor Energy Lab Co Ltd | 液晶装置 |
-
1987
- 1987-11-09 JP JP1987171172U patent/JPH0621026Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0175863U (ja) | 1989-05-23 |
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