JPH01229493A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はダイナミック型半導体記憶装置に関し、特に
、内蔵アドレスカウンタとタイマによるセルフリフレッ
シュモード動作が可能であり、ワード線駆動信号発生回
路の出力を電源電圧よりも高く保持する電圧保持回路を
有するダイナミック型半導体記憶装置に関する。

〔従来の技術〕

近年、パーソナルコンピュータ（ＰＣ）の普及が著しい
。特に最近では、携帯型ＰＣに対する需要が増大してい
る。そこでこのような携帯型ＰＣに用いられる記憶装置
として、バッテリバックアップ（電池保持）が可能な低
消費電力のものが必要となる。このような記憶装置とし
ては、通常ダイナミック型半導体記憶装置あるいはスタ
チンク型半導体記憶装置が用いられている。このうちダ
イナミック型半導体記憶装置は、ＭＯＳキャパシタに情
報電荷を蓄積するという原理を用いている。

しかし、接合リーク等により蓄積電荷が徐々に失われる
ため、ある一定時間ごとに蓄積情報を再書き込みする必
要がある。これをリフレッシュという。そこで、前述の
バッテリバックアップ時においても一定時間ごとにリフ
レッシュを行わなければならない。一方、ダイナミック
型半導体記憶装置では、ＲＡＳオンリーリフレッシュ、
ＣＡＳビフォアＲＡＳリフレッシュ等の通常のりフレッ
シュモードは外部クロックによりｌサイクルずつ制御す
ることにより実行されるので、バソテリバソクアンプ時
にこのような通常のリフレッシュモードを用いると繁雑
な制御が必要となり好ましくない。そこでこの問題を解
決するため、例えば「山田他“Ａｕｔｏ／５ｅｌｆ　Ｒ
ｅｆｒｅｓｈ機能内蔵６４Ｋｂｉｔ　ＭＯＳダイナツク
ＲＡ　Ｍ”電子通信学会誌、第Ｊ６６−Ｃ巻、第１号、
　６２−６９頁（１９８３年）　　（ｖｏｌ、Ｊ６６−
Ｃ，ｎｏ、１．　ｐｐ、６２−６９　（１９８３））　
Ｊに示されている如（、アドレスカウンタとタイマを内
蔵して自動的にリフレッシユヲ続行するというセルフリ
フレッシュモードを有するダイナミック型半導体記憶装
置が考案され商用に供されている。

以下、このセルフリフレッシュモードを第２図を用いて
簡単に説明する。信号■Ｔ１をある規定以上低レベルに
置くと、第２図に示すセルフリフレッシュタイマ１が時
間を計りはじめる。このタイマ１の周期を経過すると、
セルフリフレッシュタイマ出力が上昇し、内部リフレッ
シュ用コントロール回路２を活性状態に移行させる働き
をする。

この結果、リフレッシュアドレスカウンタ３で指定され
るワード線上のセルがリフレッシュされる。

すなわち第３図に示すように、信号ＲＥＦを低レベルに
置く限り、この動作が繰り返され、タイマ周期ＴＴの間
隔でセルフリフレッシュが行われ続ける。セルフリフレ
ッシュにおいては、リフレッシュ間隔をリフレッシュサ
イクル数で割った数の周期で行えばよい。ＩＭビットＤ
ＲＡＭを例にとると、リフレッシュ間隔が８葛、リフレ
ッシュサイクル数が５１２であり８　ｍ５１５１２　＝
　１５．６ａｓというサイクルタイムをタイマで保証す
ることになる。

このタイマは第４図に示すように、基板バイアス電圧発
生回路のリングオシレータを用いている。

第４図において、４０は基板バイアス電圧発生回路であ
り、φ、はリングオシレータの出力信号、Ｃはチャージ
ポンプ用のキャパシタ、Ｑ、、Ｑ２はトランジスタ、Ｎ
、は内部ノード、ＶＢＢは基板バイアス電圧発生回路４
０の出力である。

一方、ダイナミック型半導体記憶装置のワード線駆動信
号発生回路においては、例えば特開昭５９−３８９９６
号公報「ランダムアクセスメモリ装置」に示されている
如く、メモリセルへのデータの書き込みを完全に行うた
め、ワード線駆動信号発生回路の出力と電源電圧Ｖ０゜
との間に、このワード線駆動信号発生回路の出力の電圧
をアクセス期間中電源電圧■。、よりも高く保持する電
圧保持回路が付加されている。この電圧保持回路はリン
グオシレータにより発生した繰り返し信号を受けて、そ
の信号毎にワード線駆動信号を昇圧し所要電圧値に保持
するようになっている。

以下、このワード線駆動信号発生回路の動作を第５図の
回路図を用いて説明する。第５図において、４はワード
線駆動信号φ、の発生回路ブロック、５は駆動信号φ。

を昇圧するための昇圧信号φＰの発生回路ブロック、６
はリングオシレータ６０により発生した繰り返し信号φ
。の供給端子である。また、７は一方の主電掻を端子６
に、他方の主電橿をノード８に、ゲート電極を昇圧信号
φ２の出力端子９に接続されたＦＥＴ、１０はノード８
とノード１１との間に接続された昇圧容量、１２は電源
端子１３とノード１０との間に接続されゲート電極を昇
圧信号φアの出力端子９に接続された充電用ＦＥＴ、１
４はドレインとゲート電極をノード１１に接続されソー
ス電極をワード線駆動信号φ、の発生回路４の出力端子
１５に接続された整流用ＦＥＴ、１６はドレインとゲー
ト電極をワード線駆動信号φ。の出力端子１５に接続さ
れソースを電源端子１３に接続されたクランプ用ＦＥＴ
である。

第６図は第５図の回路の動作を説明するための各部の信
号波形図で、時刻ｔ、後、昇圧信号φ？によってＦＥＴ
７がＯＮ状態になると、繰り返し信号φ。が“０”から
“１”に変化したとき、その変化分からＦＥＴ７の閾値
電圧分を差し引いたＶ−ＶＴ、が昇圧容量１０を通じて
ノード１１に伝わり、ノード１１のレベルが上昇し、整
流用ＦＥＴ１４がＯＮ状態となり、ノード１１から出力
端子１５に向って電流が流れ出力端子１５の電圧しベル
が上昇する。繰り返し信号φ、が“１”から“０”に変
ると、ＦＥＴ１４はＯＦＦになるので出力端子１５から
ノード１１には電流は流れない。

ノード１１の電圧レベルは低下するが充電用ＦＥＴ１２
を通してＶ　　Ｖｒｏに充電される。上記信号φＣの繰
り返し、昇圧容量１０の結合作用、充電用ＦＥＴ１２を
介するノード１１の充電、整流用ＦＥＴ１４を介する出
力端子１５の充電という一連の動作を行うと、出力端子
１５の電圧は低下しなくなる。

〔発明が解決しようとする課題〕

従来のダイナミック型半導体記憶装置は以上のように構
成されているので、セルフリフレッシュモード用タイマ
に使用するリングオシレータとワード線駆動信号保持回
路に接続されたリングオシレータとの２つのリングオシ
レータを用いており、’ＡＮのサイズが大きいという問
題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、サイズの小さなダイナミック型半導体記憶装
置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るダイナミック型半導体記憶装置は、１つ
のリングオシレータを、アドレスカウンタと共にセルフ
リフレッシュモード動作を行う内蔵のタイマとして用い
るリングオシレータとして、またワード線駆動信号を昇
圧し所要電圧値に保持する手段に接続されるリングオシ
レータとして共用するようにしたものである。

〔作用〕

この発明におけるリングオシレータは、セルフリフレッ
シュモード用タイマとして使用されるリングオシレータ
、およびワード線駆動信号保持回路用リングオシレータ
として共用されることにより、装置のサイズを小さくす
る。

〔実施例〕

以下、この発明の一実施例を図について説明する。なお
、この実施例の説明において従来の技術の説明と重複す
る部分については、説明を省略する。

第１図において、１７はリングオシレータ、１８はワー
ド線駆動信号の電圧保持回路、１９はワード線駆動信号
φ１の発生回路、２０はワード線駆動信号φ８を昇圧す
るための昇圧信号φ２の発生回路、２１はセルフリフレ
ッシュ用タイマ、２２は内部リフレッシュ用コントロー
ル回路、２３はリフレッシュアドレスカウンタである。

本実施例による装置のセルフリフレフシュモードにおけ
る動作原理は、従来例において第２図ないし第４図を用
いて説明したと同様であり、また、ワード線駆動信号の
発生における動作原理は同じく第５図および第６図を用
いて説明したのと同様である。本実施例では、リングオ
シレータ１７が、ワード線駆動信号φ８の電圧保持回路
１８に繰り返し信号φ、を供給するリングオシレータと
して、かつセルフリフレッシュ用タイマ２１に使用され
るリングオシレータとして共用されている点に特徴があ
る。従って、本実施例によるダイナミック型半導体記憶
装置では、セルフリフレッシュ用タイマに使用されるリ
ングオシレータとワード線駆動信号保持回路に接続され
るリングオシレータとに、２つの別のリングオシレータ
を用いていた従来の装置に比べ、サイズを小さ（するこ
とができる。

〔発明の効果〕

以上のようにこの発明によれば、１つのリングオシレー
タにより、セルフリフレッシュモード用タイマとして使
用されるリングオシレータとワード線駆動信号保持回路
用リングオシレータとを共用したので、サイズの小さな
ダイナミック型半導体記憶装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるダイナミック型半導
体記憶装置を示す回路ブロック図、第２図は従来のダイ
ナミック型半導体記憶装置のセルフリフレッシュに関係
する部分を示す回路ブロック図、第３図はセルフリフレ
ッシュを説明するための信号波形図、第４図は従来のダ
イナミック型半導体記憶装置の基板バイアス電圧発生回
路部分を示す回路図、第５図は従来のダイナミック型半
導体記憶装置のワード線駆動信号発生回路を示す回路図
、第６図は第５図の回路動作を説明するための信号波形
図である。 １７はリングオシレータ、１８は電圧保持回路、１９は
ワード線駆動信号発生回路、２１はセルフリフレッシュ
用タイマ、２３はリフレッシュアドレスカウンタ。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）内蔵のタイマ回路により一定時間周期でリフレッ
   シュ動作が生じ、リフレッシュアドレスカウンタを伴っ
   て全メモリセルのリフレッシュが自動的に得られるセル
   フリフレッシュモードを有し、ワード線駆動信号発生回
   路の出力を電源電圧よりも高く保持する電圧保持手段を
   有するダイナミック型半導体記憶装置において、 上記セルフリフレッシュのためのタイマとして用いられ
   、かつ上記ワード線駆動信号の電圧保持手段に接続され
   るリングオシレータを備えたことを特徴とするダイナミ
   ック型半導体記憶装置。