JPH0123007B2 - - Google Patents
Info
- Publication number
- JPH0123007B2 JPH0123007B2 JP56043891A JP4389181A JPH0123007B2 JP H0123007 B2 JPH0123007 B2 JP H0123007B2 JP 56043891 A JP56043891 A JP 56043891A JP 4389181 A JP4389181 A JP 4389181A JP H0123007 B2 JPH0123007 B2 JP H0123007B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- output
- correction
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、一連のパルス信号に含まれた部分的
なパルス幅変化を検出し補正パルス幅補正回路に
関するものである。
なパルス幅変化を検出し補正パルス幅補正回路に
関するものである。
デイジタル回路においては、通常、一定基準信
号周波数を分周して、所望基準周波数信号を得る
ためのデイジタル分周器を設置することが多い。
この場合、デイジタル分周器の分周比率は必ずし
も1/2ｎ（ｎは整数）とはならないことが多い。こ
のような場合、通常は第１図に示されているよう
に、クロツクａを入力する基準カウンタ１を用
い、所望の信号をデイジタル分周器を構成する各
ビツトに帰還して基準カウンタ１をプリセツトす
る。そして、分周された所望周波数の基準信号ｂ
を最終ビツトで得るようにしている。
号周波数を分周して、所望基準周波数信号を得る
ためのデイジタル分周器を設置することが多い。
この場合、デイジタル分周器の分周比率は必ずし
も1/2ｎ（ｎは整数）とはならないことが多い。こ
のような場合、通常は第１図に示されているよう
に、クロツクａを入力する基準カウンタ１を用
い、所望の信号をデイジタル分周器を構成する各
ビツトに帰還して基準カウンタ１をプリセツトす
る。そして、分周された所望周波数の基準信号ｂ
を最終ビツトで得るようにしている。
このため、基準カウンタ１の各ビツト出力信号
周波数を利用して入力信号Ｃをデイジタル処理回
路２でデイジタル処理するようにした回路におい
ては、デイジタル処理されたパルス信号ｄは、た
とえば第２図ｂのパルスd2のように基準信号周波
数の周期毎のプリセツトにより、その部分のパル
ス幅が大きく変化をうける。また外部からの誘導
ノイズ等により上記のデイジタル分周器が誤動作
し、同図ｂのパルスd2のようなパルス幅が異常に
狭いパルス信号が出力されることがある。これを
平滑した直流信号は同図ｃの様に、この位置で大
きな変動となつていた。
周波数を利用して入力信号Ｃをデイジタル処理回
路２でデイジタル処理するようにした回路におい
ては、デイジタル処理されたパルス信号ｄは、た
とえば第２図ｂのパルスd2のように基準信号周波
数の周期毎のプリセツトにより、その部分のパル
ス幅が大きく変化をうける。また外部からの誘導
ノイズ等により上記のデイジタル分周器が誤動作
し、同図ｂのパルスd2のようなパルス幅が異常に
狭いパルス信号が出力されることがある。これを
平滑した直流信号は同図ｃの様に、この位置で大
きな変動となつていた。
従来、これを補正するために第３図に示すパル
ス補正回路を使用していた。図において、パルス
信号入力端子４からは第２図ｂに示される信号が
入力される。補正パルス発生器５は、例えばモノ
ステーブルマルチバイブレータから構成されてお
り、パルス信号Ｄの立ち上りで動作し、正常なパ
ルスd1のパルス幅よりやや狭いパルスＦ（第２図
ｄ）を出力する。この補正パルスＦと入力パルス
信号ＤをOR回路６を介して出力波形Ｇ（第２図
ｅ）を得ていた。この補正回路のパルス幅を適当
に設定することにより、この出力を平滑した直流
電圧（波形）には雑音が発生しない事になる。
ス補正回路を使用していた。図において、パルス
信号入力端子４からは第２図ｂに示される信号が
入力される。補正パルス発生器５は、例えばモノ
ステーブルマルチバイブレータから構成されてお
り、パルス信号Ｄの立ち上りで動作し、正常なパ
ルスd1のパルス幅よりやや狭いパルスＦ（第２図
ｄ）を出力する。この補正パルスＦと入力パルス
信号ＤをOR回路６を介して出力波形Ｇ（第２図
ｅ）を得ていた。この補正回路のパルス幅を適当
に設定することにより、この出力を平滑した直流
電圧（波形）には雑音が発生しない事になる。
しかし、このパルス信号Ｄが入力信号Ｃの値に
応じたパルス幅変調（以下PWMと称す）出力等
であると、このパルス信号Ｄのパルス幅が変化す
る。たとえば、第２図ｇに示す波形D′の様にパ
ルス幅が変化した時は、この補正回路出力波形
G′（第２図ｈ）を平滑した直流電圧波形H′（第２
図ｉ）に、再び雑音が発生するという欠点があつ
た。
応じたパルス幅変調（以下PWMと称す）出力等
であると、このパルス信号Ｄのパルス幅が変化す
る。たとえば、第２図ｇに示す波形D′の様にパ
ルス幅が変化した時は、この補正回路出力波形
G′（第２図ｈ）を平滑した直流電圧波形H′（第２
図ｉ）に、再び雑音が発生するという欠点があつ
た。
本発明の目的は、上記した従来技術の欠点をな
くし、入力パルス信号のパルス幅が変化しても、
最適なパルス補正出力が得られるパルス補正回路
を提供することにある。
くし、入力パルス信号のパルス幅が変化しても、
最適なパルス補正出力が得られるパルス補正回路
を提供することにある。
本発明は、パルス列の一部に発生する雑音（例
えば、パルス幅の狭いパルス）を補正する補正パ
ルス発生器を、前記パルス列を平滑した直流電圧
により、パルス幅変調回路として動作させる。こ
れにより、前記パルス列のパルス幅が変化して
も、これに応じて補正パルス幅も変化させるよう
にすることを特徴とする。
えば、パルス幅の狭いパルス）を補正する補正パ
ルス発生器を、前記パルス列を平滑した直流電圧
により、パルス幅変調回路として動作させる。こ
れにより、前記パルス列のパルス幅が変化して
も、これに応じて補正パルス幅も変化させるよう
にすることを特徴とする。
本発明の一実施例を第４図、その主要部の動作
波形を第５図に示す。また、第４図の主要部の具
体的回路例を第６図に、その動作波形を第７図に
示す。第４図で、第１，３図と同一符号は同一機
能を示す。図で、７はパルス幅制御が可能なモノ
マルチ等で構成された補正パルス発生器、８はロ
ーパスフイルタである。
波形を第５図に示す。また、第４図の主要部の具
体的回路例を第６図に、その動作波形を第７図に
示す。第４図で、第１，３図と同一符号は同一機
能を示す。図で、７はパルス幅制御が可能なモノ
マルチ等で構成された補正パルス発生器、８はロ
ーパスフイルタである。
この動作を第５図を用いて説明する。入力端子
４より入力される第５図ｂに示す波形Ｄの立上り
タイミングで動作するモノマルチで構成された補
正パルス発生器７の出力は同図ｃに示す波形Ｆで
ある。この波形Ｆと入力波形ＤとをOR回路６を
介して得られる出力波形Ｇ（第５図ｄ）をローパ
スフイルタ８を介して平滑する。ここで、この平
滑信号Ｈ（第５図ｅ）を前記補正パルス発生器７
にパルス幅変調信号として帰還する。これによ
り、正常なパルス幅d1時の入力信号を平滑した直
流電圧値が帰還されて、この時の補正パルス発生
器７の出力パルス幅1が決まる。
４より入力される第５図ｂに示す波形Ｄの立上り
タイミングで動作するモノマルチで構成された補
正パルス発生器７の出力は同図ｃに示す波形Ｆで
ある。この波形Ｆと入力波形ＤとをOR回路６を
介して得られる出力波形Ｇ（第５図ｄ）をローパ
スフイルタ８を介して平滑する。ここで、この平
滑信号Ｈ（第５図ｅ）を前記補正パルス発生器７
にパルス幅変調信号として帰還する。これによ
り、正常なパルス幅d1時の入力信号を平滑した直
流電圧値が帰還されて、この時の補正パルス発生
器７の出力パルス幅1が決まる。
このため、正常なパルス幅がd1からd1′に変化
した時に、自動的に補正パルス発生器７の出力波
形を1から1′に変化させることができる。その
ため、平滑出力は第５図ｅに示す如く、異常に狭
いパルス信号が入力された点においても雑音を発
生しない様に補正することができる。
した時に、自動的に補正パルス発生器７の出力波
形を1から1′に変化させることができる。その
ため、平滑出力は第５図ｅに示す如く、異常に狭
いパルス信号が入力された点においても雑音を発
生しない様に補正することができる。
次に、この補正パルス発生器７の具体的回路を
第６図により説明する。図で、前掲の図と同一符
号は同一機能を示す。９は電源、１０，１１はト
ランジスタ、１２〜１５は抵抗、１６，１７は静
電容量をそれぞれ示す。
第６図により説明する。図で、前掲の図と同一符
号は同一機能を示す。９は電源、１０，１１はト
ランジスタ、１２〜１５は抵抗、１６，１７は静
電容量をそれぞれ示す。
この動作を第７図を用いて説明する。入力端子
４より入力される第７図ａに示す波形Ｄをカツプ
リング容量１７を介してトランジスタ１０のベー
スへ供給すると、この入力波形Ｄの立上り時にト
ランジスタ１０は「ON」する。そこで、このト
ランジスタ１０のコレクタ電圧の変化量が容易１
６を介してトランジスタ１１のベースに伝わる。
次に、このベース電圧は抵抗１３と容量１６の時
定数で充電されて行き、第７図ｃに示す如くな
る。ここで、トランジスタ１１を「ON」する電
圧に達するまでの期間、このトランジスタ１１の
コレクタ電圧は「Ｈ」となり、第７図ｄに示す波
形Ｆの如くなる。
４より入力される第７図ａに示す波形Ｄをカツプ
リング容量１７を介してトランジスタ１０のベー
スへ供給すると、この入力波形Ｄの立上り時にト
ランジスタ１０は「ON」する。そこで、このト
ランジスタ１０のコレクタ電圧の変化量が容易１
６を介してトランジスタ１１のベースに伝わる。
次に、このベース電圧は抵抗１３と容量１６の時
定数で充電されて行き、第７図ｃに示す如くな
る。ここで、トランジスタ１１を「ON」する電
圧に達するまでの期間、このトランジスタ１１の
コレクタ電圧は「Ｈ」となり、第７図ｄに示す波
形Ｆの如くなる。
すなわち、トランジスタ１１のコレクタ電圧の
変化量を、抵抗１２を介して出力Ｇを平滑した直
流電圧により制御することで、常に、適正な補正
パルス幅を得るものである。
変化量を、抵抗１２を介して出力Ｇを平滑した直
流電圧により制御することで、常に、適正な補正
パルス幅を得るものである。
本発明により、入力パルス信号のパルス幅が変
化しても最適な補正パルスを発生するパルス補正
回路を実現できる。
化しても最適な補正パルスを発生するパルス補正
回路を実現できる。
第１図は一般的なパルス信号発生回路の回路
図、第２図ａ〜ｉはその主要部の動作及び、従来
のパルス補正回路の動作を示す波形図、第３図は
従来のパルス補正回路を示すブロツク図、第４図
は本発明の一実施例を示すブロツク図、第５図ａ
〜ｅは、その主要部の動作を示す波形図、第６図
は本発明による具体的な回路を示す回路図、第７
図ａ〜ｄはその主要部の動作を示す波形図であ
る。 １…基準カウンタ、２…デイジタル信号処理回
路、６…OR回路、７…補正パルス発生器、８…
フイルタ。
図、第２図ａ〜ｉはその主要部の動作及び、従来
のパルス補正回路の動作を示す波形図、第３図は
従来のパルス補正回路を示すブロツク図、第４図
は本発明の一実施例を示すブロツク図、第５図ａ
〜ｅは、その主要部の動作を示す波形図、第６図
は本発明による具体的な回路を示す回路図、第７
図ａ〜ｄはその主要部の動作を示す波形図であ
る。 １…基準カウンタ、２…デイジタル信号処理回
路、６…OR回路、７…補正パルス発生器、８…
フイルタ。
Claims (1)
- １ 制御電圧により出力パルス幅が可変な単安定
回路と、該単安定回路のトリガ入力端子に入力パ
ルス列を印加し、該入力パルス列と前記単安定回
路の出力端子からの補正パルス列を入力とするオ
ア回路と、該オア回路の出力より出力パルス列を
得ると同時に該出力パルス列を積分する積分回路
と、該積分回路の出力を前記単安定回路のパルス
幅制御電圧として供給し、正規の入力パルス列の
デユーテイ比に応じて前記単安定回路の出力補正
パルス列のパルス幅を可変することを特徴とする
パルス補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4389181A JPS57159120A (en) | 1981-03-27 | 1981-03-27 | Pulse correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4389181A JPS57159120A (en) | 1981-03-27 | 1981-03-27 | Pulse correction circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57159120A JPS57159120A (en) | 1982-10-01 |
| JPH0123007B2 true JPH0123007B2 (ja) | 1989-04-28 |
Family
ID=12676321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4389181A Granted JPS57159120A (en) | 1981-03-27 | 1981-03-27 | Pulse correction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57159120A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52111359A (en) * | 1976-03-16 | 1977-09-19 | Mitsubishi Electric Corp | Pulse-width controller |
-
1981
- 1981-03-27 JP JP4389181A patent/JPS57159120A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57159120A (en) | 1982-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4638255A (en) | Rectangular wave pulse generators | |
| JPH05199749A (ja) | Ｄｃ−ｄｃコンバータ | |
| US6456133B1 (en) | Duty cycle control loop | |
| JPH04329710A (ja) | ２逓倍回路 | |
| JPS63287211A (ja) | デジタルｐｌｌ回路 | |
| EP0164785A1 (en) | Electric circuit arrangement comprising a phase control-circuit | |
| GB2041679A (en) | Circuit arrangement for generating a frequency dependent signal | |
| JPH0318373B2 (ja) | ||
| JPH0123007B2 (ja) | ||
| JPH07143000A (ja) | 制御可能な発振器用の回路を使用する同期クロック生成方法 | |
| EP1929629B1 (en) | Generating a pulse signal with a modulated duty cycle | |
| US5414391A (en) | Frequency synthesizer with frequency-division induced phase variation canceler | |
| JPS6310668B2 (ja) | ||
| KR890006522Y1 (ko) | 전압제어되는 듀티비 조절회로 | |
| JPH03273712A (ja) | Ｐｌｌ回路 | |
| JPH0749870Y2 (ja) | Ｐｌｌ回路 | |
| JPH01298956A (ja) | スイッチング電源 | |
| JPS63240215A (ja) | Ｐｌｌ回路 | |
| JPH0412792Y2 (ja) | ||
| JP2656675B2 (ja) | 電圧制御発振回路 | |
| JP2656546B2 (ja) | 位相同期発振器 | |
| KR0183747B1 (ko) | 클럭 펄스의 주파수 변환방법 및 회로 | |
| JPH0744104Y2 (ja) | 接続回路 | |
| JPS61254075A (ja) | 電源回路 | |
| JPH033517A (ja) | クロック発生装置 |