JPH01231130A - ビットデータの比較による異常検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高い４３頼性を要求される装置において、当該
信頼性を確保するため、たとえば、同一構成からなる二
重系の演算回路で演算処理されたビット情報の一致、不
一致を検出するビットデータの比較による異常検出装置
に関するものである。

（従来の技術） °従来、この種の異常検出装置としては、たとえば二重
系の演算回路から出力されるビット情報を１ビツト毎に
比較して、一致、不一致を判定するものがある。これは
一方の演算回路のビット出力を他方の演算回路の該当す
るビット出力よりすこしだけ遅らせて出力するように構
成し、それぞれの出力をビット入力がｒｌＪ、ｒＯＪで
ある時「１」を出力するように構成されたエックスクル
ーシブ回路に入力し、上記エックスクルーシブ回路の出
力が「１」である時、それぞれのビットは一致している
、と判定する。しかしながら。

この方式はビットを正確にすこし遅らせるタイミングの
とり方がむずかしい点において問題がある。

（発明が解決しようとする課題） このような現況にかんがみ１本発明は機構簡易で、しか
も効率的にこの種のビット情報の一致、不一致、さらに
は装置の故障をも検出できる異常検出装置を提供しよう
とするものである。

（課題を解決するだめの手段） 請求項ｌおよび２ 本発明は、データ選択器と比較器と異常検出回路とから
構成される。データ選択器の入力側にはＩ系のビット情
報を構成する、それぞれのビットの入力回路に、ノット
イコール信号発生器を並列接続した回路とデータチェッ
ク信号を入力するデータチェック信号入力回路が接続さ
れる。−に記ビット入力回路は］ユ記データチェック信
号入力回路からの入力信号によって、当該ビット情報を
出力側に出力するように、又、上記データチェック信号
回路からの入力がなくなった時、上記ビット入力回路が
、ノットイコール信号発生回路側へ切換えるように構成
される。比較器は上記データ選択器から出力される、そ
れぞれのビット情報と、それに対応する■１系のそれぞ
れのビット情報とを比較し、全ビット情報が一致した時
、イコール信号ＥＡを出力するように、かつ、１ｒｉ記
デ一タチエツク信号の入力と同期して、上記イコール信
号ＥＡの出力が切れるように構成される。異常検出回路
は２個のフリップフロップ回路を遅延回路を介してルー
プ状回路に挿入したことからなり、一方のフリップフロ
ップにはデータチェック信号が、他のフリップフロップ
回路には上記比較器からのイコール１３号ＥＡが入力さ
れ、かつ、前記遅延回路はデータチェック信号の入力時
からイコール信号ＥＡの出力時迄、上記一力のフリップ
フロップ回路の出力を保持するように構成される。

請求項３ 」−述した比較器の構成に加えて、比較器の構成要素が
故障した時、比較器からイコール１３号ＥＯを出力する
ように構成するとともに、上述したループ状回路に、２
対のフリップフロップ回路を挿入し、いずれかの１対の
フリップフロップ回路のうちの−・方には直接、他方に
は反転回路を介してＬ記イコール（＋ｔ　Ｓン１Δを、
他のｌ対のフリップフロップ回路のうちの一方には直接
に、他方には反転回路を介しイコール信号１うＯを入力
するように構成する。

（作用） 請求項ｌおよび２ １系とＩＩ系の全ビット−・致の時、比較器からイコー
ル信号［ＥＡを出力し、データチェック信号の入力断に
より、ノットイコール＋、＜　”Ｊ発生器から、！系の
反転されたビットが比較器に出力される。１系とＩＩ系
の「全ビット−致」が続く限り、この状態が維持されて
、１対のフリップフロップ回路は交番動作を維持する。

それによって「全ビット−・致」と判定する。

請求項３゜ 比較器のある構成要素が故障して比較が行われなかった
時、すなわち、いずれかのビットの不一致があった時、
比較器からイコール信号ＥＯを他方の一対のフリップフ
ロップ回路のうちの一方には直接に、他方には反転回路
を介して出力することによって、データチェック（ｌｉ
号の入力切による、上記フリップフロップ回路への「０
」信号入力との組合せによって、上記他方の１対のフリ
ップフロップ回路は交番動作を繰り返すが、比較器から
は「全ビット一致」の場合出力されるイコール信号］Ｅ
Ａは出力されず、１ｈのｌ対のフリップフロップ回路は
交番動作をしない。そのため、ループ状回路全体からは
交流波系は出力されない、これによって、比較器の構成
要素故障と判定する。

（実施例） 本発明を第１図〜第３図（ｂ）に示す実施例に従って説
明する。

第１図においてｌＤｏ〜ｌＤ、、はｌ系の大力ビット情
報を構成する各ビット、ＩＩ　Ｄ。〜＋１Ｄ、はＩＩ系
の入力ビット情報を構成する各ビットを示す。１系およ
びＩＩ系のビット情報は、たとえば同一情報源からの情
報を同一構成からなる河口回路で同一のｈｉｒ算処卵処
理て得たビット情報であるとする。１はデータ選択器で
、データ選択器ｌの入力側には１系の各ビット情報が入
力される、並列接続された入力回路：１および４が接続
されている。入力回路のうち、−・方の回路４には、た
とえばインバータ等からなるノットイコール信号発生器
５が挿入されている。データ選択器ｌの入力側Ｓにはデ
ータチェック信号入力回路ＤＣの出力側が接続されてい
る。２は比較器である。異常検出回路は第２図（ｂ）に
示すように、ループ状回路にフリップフロップ回路［：
Ｆ、およびＦＦ２を一方のフリップフロップ回路の出力
側が他方のフリップフロップ回路の入力側に接続される
ように挿入されたことからなっている。フリップフロッ
プ回路ＦＦ、にはデータチェック信号回路ＤＣの出力側
が、又フリップフロップ回路ｒ；　Ｆ　、には、比較器
２から出力される後述のイコール信号ＥΔが出力される
ように構成されている。初期時、リセット回路ＲＳの操
作によりフリップフロップ回路計Ｆ、の出力側Ｑ１は「
１」、フリップフロップ回路ＦＦ、の出力側Ｑ２は「０
」と設定しておくものとする。

このような構成において、Ｉ系およびＩＩ系のビット情
報の入力と同期して、データチェック信号ＤＣがフリッ
プフロップ回路ＦＦ。

およびデータ選択器１に入力される。それによりフリッ
プフロップ回路ＦＦ１の出力側Ｑ１は「０」となる。一
方、データ選択器１においてはＩ系の各ビットＩＤ、〜
ＩＤ、が入力回路３を介して、それぞれデータ選択器１
の入力側８０〜Ｂｏ、出力側Ｙａ〜Ｙ７、ついで比較器
２の入力側Ｙ０〜Ｙ６に入力される。ＴＩ系のビット情
報を構成する各ビットＩＩ■）。〜ＩＩ　＋）。は直接
、比較器２の他の入力側Ｘ、〜Ｘ７に入力され、当該比
較器２において１系のビットと、それに対応する！１系
のビットが第２図（ａ）に示すような構成で比較される
。

■系のビット情報と、それぞれ対応する１１系のビット
情報は、それぞれアンド回路ΔＮ　＋）とツアー回路Ｎ
　ＯＨに入力される。

それぞれ対応するＩ系のビットとＩｔ系のビットが説明
の便のため、すべて「１」であるとすると、アンド回路
ＡＮＤからはｒｌＪが、又ツアー回路Ｎ　Ｏｌ（からは
「０」が出力され、オアー回路ＯＲ＋からは「ｌ」が出
力される。第２図（ａ）におけるすべてのオアー回路ｏ
１＜１から「１」が出力されるので、アンド回路ＡＮＤ
、かう１系のビットと■系のビットが全一致した旨のイ
コール信号ＥΔが出力される。上記の理は、ｌ系と■系
の対応するビットが、それぞれ「１」又は「０」で一致
しているすべての場合にあてはまる。

もし、例えば第２図（ａ）の回路においてｉ系のビット
が「ｌ」、それに対応するＴＩ系のビットが「Ｏ」であ
れば、アンド回路ＡＮりおよびツアー回路Ｎ　ＯＲから
はそれぞれ「０」が出力され、オアー回路ＯＲ１の出力
も「０」で、アンド回路ＡＮＤ、からの出力はなく、イ
コール信号ＥＡは出力せず、「全ビット一致」でないと
判定される。比較器２からのイコール信号ＥＡは第２図
（ｂ）に示す異常検知回路を構成する１方のフリップフ
ロップ回路Ｆ　Ｆ□に出力される。この場合前述したよ
うに、一対のフリップフロップ回路ＦＦ、とＦＦ、のＱ
ｌとＱ２の初期φはｒｌＪと「０」にセットされている
。本発明においては、当該データチェック信号ＤＣの入
力と同期して、イコール信号ＥＡの出力が切れるように
構成されている。比較器２からイコール４３号ｔ−，Ａ
が入力されることによってフリップフロップ回路ＦＦ、
のＱ２はｒｌＪとなり、又データチェック信号が入力さ
れることによって、フリップフロップ回路ｌ？１コ。

のＱ、はｒＯＪとなる。一方、データ選択器ｌへのデー
タチェック信号の入力断によって入力回路：３が４に切
換わるように構成されているので、それによって１系の
各ビット情報はノットイコール信号発生器５そ、ヒ述し
た各ビット情報の反転したビット情報が、それぞれデー
タ選択器ｌの入力側Ａ、〜Ａ、ついで出力側Ｙ０〜Ｙ、
を介して比較器２に与えられ、　＋ｉｉｉ述した■１系
のデータｘ０〜Ｘ、とそれぞれ比較される。データ選択
器１からの出力ビットは１１１間のビットの反転したも
のであるから、比ＩＰ１２器２は前述した第２図（ａ）
の回路によって不一致と判定して「０」を異常検出回路
を構成するフリップフロップ回路ＦＦａに出力する。フ
リップフロップ回路ＦＦ、のＱ、は「０」のままである
。なお、遅迂回路ＤＹは、データチェック信号ＤＣの入
力時からイコール信号出力時迄、フリップフロップ回路
Ｆ　Ｆ　、のＱ、を保持させるために挿入されたもので
ある。従って１系のビットとＩＩ系のビットのそれぞれ
対応するものが「全一致」していれば、比較器２からは
ｒｌＪついで「０」が出力される。

以後、１系のビット情報とＨ系のビット情報のそれぞれ
対応する各ビットが「全て一致」している限り、！７Ｆ
、およびＦＦｚは交番動作を繰返す。それにより画情報
一致と判定して、出力側Ｏｕし、からは交流波形が出力
され、整流器Ｒｅｃで整流されて、リレーＲＹを動作と
する。

これに対し、！系のビット情報と１１系のビット情報が
「全一致」しない場合には、イコール信号Ｅ　Ａは出力
せず、フリップフロ・ンブ回路Ｆ　Ｆ　＋およびＦＦａ
は非交番動作状態を維持する。それによって両情報不一
致と判定し、出力側Ｏｕ　シ＋からの交流波形の出力は
なく、リレーＦ？　Ｙは落−ドを維持する。

以十、の構成によって、Ｉ系のビット情報とＩＩ系のビ
ット情報が「全一致」であるか、否かの判定を十分に行
うことができるが１本発明においては比較器の構成要素
の故障の判定を行うため、第３図（ａ）および（ｂ）に
示すような方法をとる。

第３３図（ａ）および（ｂ　）を第１の実施例を示す第
２図（ａ）および（ｂ）と比較した場合、第３図（ａ＞
および（ｂ）においては比較器２から新たにイコール信
号ＥＯを出力するように構成するととともに、異常検知
回路のループ状回路に、さらに１対のフリップフロップ
回路ＦＦ３およびＦ　）’　、を挿入し、Ｆド１および
ドＦ２にはそれぞれ紅いに反転したイコール信号ＥΔを
、又フリップフロップＶ　Ｆ　、およびＦＦ、には、そ
れぞれ互いに反転したイコール信号ＥＯを出力するよう
にした点が異なる。

イコール信号ＥＯは第３図（ａ）に示すような条件によ
って出力される。

最」−段の回路に入力されたＩ系のビット情報とそれと
対応するＩＩ系のビット情報がともにｒｌＪである場合
はアンド回路ＡＮＤの出力は「ｌ」、ツアー回路ＮＯＲ
の出力は「０」、オアー回路ＯＲ，の出力はｒｌＪで、
オアー回路ＯＲ２への他の入力が「０」であっても、す
なわち、オアー回路ＯＲ２への入力のうち、いずれかが
ｒｌＪであれば、イコール信号ＥＯは出力される。

これに対し、イコール信号ＥＡは、第３図（ａ）の最」
−段の回路へ入力されるｌ系のビットとｎ系のビットが
、それぞれ「１」および「０」である場合、アンド回路
ＡＮＤの出力およびツアー回路ＮＯＲの出力は「Ｏ」で
、オアー回路ＯＲ＋の出力は「０」、アンド回路ＡＮＤ
３からは、当該アンド回路Ａ　Ｎ　１）　ｚへの他のす
べて入力がｒｌＪであってもイコール１３号ＦＡは出力
されない。すなわち、比較されるビット中に一ビツトで
も不一致があれば、イコール信号ＥＡは出力されない。

このように構成されているから、比較されるべき各ビッ
トが全一致である限り、比較器２からは、第１図におけ
るデータチェック信号ＤＣと同期をとってイコール信号
ＦＡおよびＥＯｒｌＪが出力される。それにより当該イ
コール信号ＥΔはそのままＦド１に、又反転回路ＩＶ、
で反転されたイコール信号ＥΔはＦＦ、に与えられ、イ
コール信号［’、ＯはそのままＦＦ、に、反転回路ＩＶ
２で反転されたイコール信号ＥＯはＦＦ、に与えられる
。

所定時分後、データチェック信号ＤＣが切られてデータ
選択器ｌへの入力回路が３から４へ切換わることによっ
て、第２図（ａ）および（ｂ）について説明したように
、イコール信号ＩＥ　ＡおよびＥＯの出力が中断される
。

従って、ｌ系とＩＩ系の対応するビット情報が「全一致
」を続ける限り、２対のフリップフロップ回路ＦＦ、、
ＦＦＩおよびＦＦ、、ＦＦ。

は交番動作を繰返し、それによって「故障なし」と判定
する。

処が、比較器２の構成要素が故障した場合、たとえば第
３図（ａ）の最上段の回路の１系の入力ビットと■系の
入力ビツトがともにｒｌＪである処１例えばアンド回路
ＡＮＤが故障したとすると、オアー回路ＯＲ，の出力「
０」で、アンド回路Ａ　Ｎ　Ｄ　＊からイコール信号Ｆ
Ａは出力されず、１対のフリップフロップ回路ＦＦ１Ｆ
Ｆ！は非交番状態を維持する。この場合、いずれかのビ
ットが一致していれば、イコール信号ＥＯは出力される
ので、フリップフロップ回路Ｆ　Ｆ　ｓ、　Ｆ　Ｆ　ａ
は交番動作を繰返そうとするが、イコール信号ＥＡが出
力されないので、データチェック信号が＋Ｉｉ入力され
なくても、ループ状回線全体は非交番状態を維持する。

これにより機器故障と判定する。。

（発明の効果） 本発明による主な効果をあげれば次のとおりである。

請求項１ 比較器において、■系のビット情報と。

それと対応するビット情報を１ビツト毎に比較し、全ビ
ットが一一致した時、イコール信号ＥΔを出力するよう
に設定し、データ選択器へのデータチェック信号切りの
操作によって、比較器に所定時分、不一致状態を作り、
かつ、データチェック信号の入力とイコール信号１−、
Ａの切りとを同期させることによって、遅延回路との組
合わせによってビット全一致の場合、異常検出回路に交
番動作を繰返すように構成されているので、きわめて簡
易かつ１Ｆ確に全ビットの一致、不一致を判定すること
かできる。

請求項２ ビットの全一・致を、１対のフリップフロップが交番動
作を繰返えすか、否かによって判定するもので、きわめ
て明確な判定が可能である。

請求項コ３ 比較されるべきビットが全一致を続ける限り、発信され
るイコール信号ＥＡと、少なくとも−・致するビットが
存在するとき、発信されるイコール信号ＥＯとを比較器
２から出力しイコール信号ＦＡを２対のフリップフロッ
プ回路のうちの一方の１対の回路に、イコール信号）、
＞Ｏを他方の１対の回路に！対の回路を構成するそれぞ
れの回路に互いに反転して゛出力し、それぞれ出力し、
それぞれのフリップフロップ回路が交番動作を繰返す限
り、比較器の構成要素に故障なしと判定し、非交番状態
を維持した時、故障ありと判定するので、請求項１の装
置との併用により、機器の故障を高い確実度で検知する
ことができる。

【図面の簡単な説明】

第１図は本発明を構成するデータ選択器および比較器を
示すブロック図、第２図（Ｆｌ）は第１図の比較器の詳
細を示す回路図、第２図（ｂ）は本発明を構成する異常
検出回路の１例を比較器と併せて描いた回路図、第３図
（ａ）は本発明において用いる他の比較器の詳細を示す
回路図、第３図（ｂ）は本発明を構成する異常検出回路
の他の例を、比較器と併せて描いた回路図である。 １６０．データ選択器、２１１．比較器、３．４０１．
ビット情報入力回路、５．、。 ノットイコールイ５号発生器、ＩＤ、〜ｌＤ、。 ００．１系のビット情報、ＩＩＤ、〜ＩＩ　１）　ｌｌ
。 、　、　ＩＴ系のビット情報、ＤＣ，、、データチェッ
ク信号、ＥＡ、ＥＯ，、、イコール信号　、　　　ｔ’
　　　ｔ；　　、　　　％　　　ＦＦ、　　　、　　　
Ｆ　　Ｆ　、　　　、　　　ＦＦ、　　　、　　　、　
　　。 異常検出回路、ｌ■＋　、ｌＶａ　、、　１反転Ｎ　　
　廠 Ｎ　　　魁 第２図（Ｇ） 第２図（ｂ） 第３　図　（α） 第８図（ｂ）

Claims (1)

1. 【特許請求の範囲】 １）データ選択器と比較器と異常検出回路とからなり、
   データ選択器の入力側には I 系のビット情報を構成す
   る、それぞれのビットの入力回路にノットイコール信号
   発生器を並列接続した回路とデータチェック信号を入力
   するデータチェック信号入力回路とが接続され、上記ビ
   ット入力回路は上記データチェック信号回路からの入力
   信号によって、当該ビット情報を出力側に出力するよう
   に、又、上記データチェック信号回路からの入力がなく
   なった時、上記ビット入力回路がノットイコール信号発
   生回路側へ切換えるように構成され、比較器は上記デー
   タ選択器から出力される、それぞれのビット情報と、そ
   れに対応 するII系の、それぞれのビット情報とを比較し、全ビッ
   ト情報が一致した時、イコール 信号を出力し、かつ、前記データチェック信号の入力と
   同期して、上記イコール信号の出力が切れるように構成
   され、異常検出回路は２個のフリップフロップ回路を遅
   延回路を介してループ状回路に挿入したことからなり、
   一方のフリップフロップ回路には前記データチェック信
   号入力回路からのデータチェック信号が、又他方のフリ
   ップフロップ回路には上記比較器からのイコール信号が
   入力されるように、かつ、前記遅延回路はデータチェッ
   ク信号の入力時からイコール信号ＥＡの出力時迄、上記
   一方のフリップフロップ回路の出力を保持するように構
   成されたことからなるビットデータの比較による異常検
   出装置。 ２）２個のフリップフロップ回路をループ状回路に挿入
   したことからなる異常検出回路を具えたビットデータの
   比較による異常検出装置。 ３）データ選択器と比較器と異常検出回路とからなり、
   データ選択器の入力側には I 系のビット情報を構成す
   る、それぞれのビットの入力回路にノットイコール信号
   発生器を並列接続した回路とデータチェック信号が入力
   されるデータチェック信号入力回路とが接続され、上記
   ビット入力回路は上記データチェック回路からの入力信
   号によって、当該ビット情報を出力側に出力するように
   、又、上記データチェック信号入力回路からの入力がな
   くなった時、上記ビット入力回路がノットイコール信号
   発生回路側に切換わるように構成され、比較器は上記デ
   ータ選択器から出力される、それぞれのビット情報と、
   それに対応するII系のそれぞれのビット情報とを比較し
   、全ビット情報が一致した時、イコール信号ＥＡを、比
   較器の構成要素が故障の時、イコール信号ＥＯを出力す
   るように構成され、異常検出回路は、ループ状回路に２
   個、１対のフリップフロップ回路を２対挿入したことか
   らなり、かつ、いずれか一方の１対のフリップフロップ
   回路のうちの一方には直接に、他方には反転回路を介し
   て上記イコール信号ＥＡを、他の１対のフリップフロッ
   プ回路のうちの一方には直接に、他方には反転回路を介
   しイコール信号ＥＯを入力するようにしたことからなる
   ビットデータの比較による異常検出装置。