JPH01233640A - メモリー試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロコンピュータを用いた電子装置のメモ
リー試験装置に関するものである。

従来の技術 マイクロコンピュータを用いた電子装置において、使用
されるメモリーの数が増えればそれだけメモリーの異常
に起因するトラブルが起こる確率も増大することとなる
。そのため、大量のメモリーを試験対象にして効率良（
試験を行うことが出来、メモリーの異常をいち早く見付
けることが出来るメモリー試験装置が要求されている。

従来より、データをメモリに格納したりメモリから読み
出したりする時にパリティ−チエツクを行う方式がある
。これは、原データを基に作成されたパリティ−情報を
原データとは別のメモリに格納しておき、原データを読
み出す際にパリティ−情報を共に読み出して双方のデー
タに基づいてエラーを検出するものである。

発明が解決しようとする課題 しかしながら、以上のような構成では、たとえパリティ
−エラーが検出されても、それが本当にメモリーの異常
によるものか、また外部からのノイズによるデータの反
転によるものか、またパリティ−試験回路そのものの異
常によるものかを特定する事が出来なかった。例えば製
造段階において動作試験を行う際、メモリーの異常かま
たはパリティ−試験回路そのものの異常かを特定出来れ
ばそれだけ迅速な対応が可能となるが、従来の構成では
その点において不十分なものであった。

課題を解決するための手段 本発明は以上の課題を解決するため、第１の状態におい
て偶数パリティ−信号をパリティ−エラー検出回路に送
り、また第２の状態において奇数パリティ−信号を上記
パリティ−エラー検出回路に送る切換え手段を設け、切
換え手段を第１の状態にした時と第２の状態にした時の
それぞれにおいてデータ用メモリーの各アドレスから順
次データを読み出し、切換え手段を第１の状態にしてデ
ータ読み出しを行った際にパリティ−エラー信号有りと
なった数と、切換え手段を第２の状態にしてデータ読み
出しを行った際にパリティ−エラー信号無しとなった数
とを比べるように構成した。

作用 以上のように構成すると、パリティ−エラー有りとなっ
た原因がデータ用メモリにあるならば、切換え手段を第
１の状態にした場合と切換え手段を第２の状態にした場
合のカウント値が等しくなるので、その結果に基づいて
エラー発生の原因がデータ用メモリにあるかどうかを判
断することが出来る。

実施例 以下、本発明におけるメモリー試験装置の実施例につい
て説明する。第１図において、１は複数のデータ格納用
メモリーのなかの一つで、本実施例で試験対象となるメ
モリーである。以後、この試験対象となるメモリーを被
試験メモリ１と呼ぶ。

被試験メモリ１は１つのデータを１バイト車位で格納し
、１つのアドレスを指定することによって１バイト単位
でデータの出し入れをするように構成されている。２は
被試験メモリ１に付属のパリティ−メモリーであり、被
試験メモリ１に格納された各データ（それぞれ１バイト
で構成される）に対して個別に発生したパリティ−情報
を格納する。３はデータバスライン、４はデータバスラ
イン３を介してデータの転送を行ったり、またその他各
部を制御する制御部である。５は被試験メモリ１とパリ
ティ−メモリー２から読み出されたデータに基づいてパ
リティ−信号を送出するパリティ−チェッカーである。

つまり、パリティ−チェッカー５は被試験メモリ１から
読み出されたデータ（１バイト）とパリティ−メモリー
２から読み出されたパリティ−情報（１ビツト）とを合
成したデータの中の「１」の数をカウントして、その数
が偶数（以下この事を偶数パリティ−と呼ぶ）であるか
奇数（以下この事を奇数パリティ−と呼ぶ）であるかを
調べる。また、パリティ−チェッカー５は偶数パリティ
−の時に「１」となる偶数パリティ−信号出力ラインＥ
ＶＥＮ　（以下ＥＶＥＮとする）と、奇数パリティ−の
時に「１」となる奇数パリティ−信号出力ラインＯＤＤ
　（以下○ＤＤとする）とを有しており、偶数パリティ
−信号を用いてデータの誤まりチエツクをする場合はＥ
ＶＥＮを用い、奇数パリティ−信号を用いてデータの誤
まりチエツクをする場合はＯＤＤを用いるようになって
いる。６は外部からの制御信号によってＥＶＥＮまたは
ＯＤＤの一方を選択するセレクターである。セレクター
６は制御部４または手動スイッチ７からの信号に従って
切換え動作する。８はセレクター６からゲート９を介し
て送られてきた信号を受け、「１」が入力した時にパリ
ティ−エラー信号を出力するパリティー工ラー検出回路
である。

制御部４には被試験メモリ１に試験用データ（全ビット
が「１」より構成されたデータ）の書き込みまたは読み
出しをさせながら大まかな動作試験を行う第１の検査処
理手段と、セレクター６を切り換えるとともにそれぞれ
の状態において被試験メモリ１の各アドレスから順次デ
ータを読み出して被試験メモリ１の良否を検査する第２
の検査処理手段とがソフトウェアによって構成されてい
る。以下、第２図および第３図に基づいてこれらの検査
処理手段について説明する。

第２図において、まずステップ１０およびステップ１１
にて第１段階の試験が行なわれる。すなわち、ステップ
１０にて試験用データを被試験メモリ１の全領域に格納
する。次にステップ１１にて被試験メモリ１よりデータ
を読み出しながらパリティ−エラー検出回路８にてパリ
ティ−エラー信号が出力されるかどうかを監視し、この
動作をセレクター６がＥＶＥＮ側に切り換えられた状態
とセレクター６がＯＤＤ側に切り換えられた状態の各々
にて行う。本装置は偶数パリティ−信号を用いてデータ
の誤まりチエツクをする構成となっているので、セレク
ター６をＥＶＥＮ側に切り換えて試験を行った場合に全
てのアドレスについてパリティ−エラー信号が検出され
、かつセレクター６をＯＤＤ側に切り換えて試験を行っ
た場合に全てのアドレスについてパリティ−エラー信号
が検出されなかった場合に本装置は正常であると判断さ
れる（ステップ１２）。

上記第１の検査処理手段によって「異常」が検出された
場合に、第２の検査処理がおこなわれる。まずステップ
１３にてセレクター６をＥＶＥＮ側に切り換え、ステッ
プ１４にてパリティーエ゛　ラーカウンターＡの初期化
がなされる。ステップ１５では被試験メモリ１に対して
一つのアドレスを指定し、被試験メモリ１から１バイト
分のデータを読み出す。そして次のステップ１６にて読
み出されたデータについてパリティ−エラーが生じてい
るかどうかが検査され、ステップ１６にてパリティ−エ
ラー有りとなった場合のみステップ１７にてパリティ−
エラーカウンターＡのカウントアツプがなされる。次の
ステップ１８では、すべてのアドレスについてデータの
読み出しが終了したかどうかが調べられ、全てのアドレ
スについて終了していない場合はステップ１５へ戻って
他のアドレスについて同２様の処理が行なわれる。

以上のようにセレクター６をＥＶＥＮ側に切り換えてデ
ータの読み出しを行った後はセレクター６をＯＤＤ側に
切り換えて同様なデータの読み出しを行なう。すなわち
ステップ１９にてセレクター６をｏＤＤ側に切り換え、
ステップ２０にてパリティ−エラーカウンターＢの初期
化がなされる。

そしてステップ２１にて被試験メモリ１から１バイト分
のデータを読み出し、次のステップ２２にて読み出され
たパリティ−エラーが生じているかどうかが検査される
。ステップ２２にてパリティ−エラー有りとなった場合
のみステップ２３にてパリティ−エラーカウンターＢの
カウントアツプがなされ、る。そして次のステップ２４
にて全てのアドレスについて終了していない場合はステ
ップ２１へ戻って他のアドレスについて同様の処理が行
なわれる。

そして次に、ステップ２５にてパリティ−エラーカウン
ターＡのカウント値にパリティ−エラーカウンターＢの
カウント値を足した数が被試験メモリ１の全記憶容量Ｎ
（１バイトを単位とした場合）に等しいかどうかが調べ
られる。ここで「等しい」という結果が得られた場合に
は、被試験メモリ１の異常と判定され、ステップ２６に
てそのことの表示するための処理がなされる。

被試験メモリ１内のに箇所に異常が起こっている場合、
セレクター６がＥＶＥＮ側となっている時はに個のデー
タ（１バイト）についてパリティ−エラー信号が検出さ
れる。もしエラー発生の原因が被試験メモリ１にあるな
らば、次にセレクター６をＯＤＤ側にしてデータ読みだ
しをおこなった時には前のＥＶＥＮ側の時にパリティ−
エラー信号が検出されたに個のデータについては正常と
いう判断がなされ、そのに個のデータが除かれた（Ｎ−
Ｋ）個のデータについてパリティーエラー信号が検出さ
れるはずである。本実施例ではパリティ−エラーカウン
ターＡのカウント値が上記Ｋに対応し、パリティ−エラ
ーカウンターＢのカウント値が上記（Ｎ−Ｋ）に対応す
る。エラー発生の原因が被試験メモリ１にあるならば双
方の場合においてパリティ−エラーが検・出された数値
を足した数が被試験メモリ１の全記憶容量Ｎに等しくな
るはずである。

例えば被試験メモリ１の全記憶容量Ｎを６４にバイトと
すると、第４図に示されるように被試験メモリ１内例え
ばアドレス１０に異常が起こっている場合、セレクター
６をＥｖＥＮ側に切り換えてデータの読み出しを行った
時は一つのデータ（１バイト）のみにパリティ−エラー
信号が検出され、逆にセレクター６をＯＤＤ側に切り換
えてデータの読み出しを行なった時には上記−つのデー
タを除いた他のデータについてパリティ−エラー信号が
検出される。

一方ステップ２５にて「異なる」という結果が出された
場合には、被試験メモリ１以外の部分、例えばパリティ
−チェッカー５またはパリティ−エラー検出回路８等の
異常と判定され、ステップ２７にてそのことを表示する
ための処理がなされる。

発明の効果 以上のように本発明は、第１の状態において偶数パリテ
ィ−信号をパリティ−エラー検出回路に送り、また第２
の状態において奇数パリティ−信号を上記パリティ−エ
ラー検出回路に送る切換え手段を設け、切換え手段を第
１の状態にした時と第２の状態にした時のそれぞれにお
いてデータ用メモリーの各アドレスから順次データを読
み出すとともに各データ毎にパリティ−エラー信号の有
無を調べ、切換え手段を第１の状態にしてデータ読み出
しを行った際にパリティ−エラー信号有りとなった数と
、切換え手段を第２の状態にしてデータ読み出しを行っ
た際にパリティ−エラー信号無しとなった数とを比べる
ように構成したことにより、パリティ−エラーが検出さ
れた場合にそれが本当にメモリーの異常によるものか、
またパリティ−試験回路そのものの異常によるものかを
特定することが出来るようになり、非常に効率よくメモ
リーの試験を行う事が出来るようになるので、大量のメ
モリーを使用する装置において大きな効果を発揮するこ
とが出来る。また製造段階において動作試験を行う際、
また開発段階や保守点検の際における不良箇所の発見が
非常に迅速になる。

【図面の簡単な説明】

第１図は本発明の実施例におけるメモリ試験装置のブロ
ック図、第２図および第３図は同メモリ試験装置の検査
処理手順を示すフローチャート、第４図は被試験メモリ
内のデータおよびパリティ−エラー発生時の偶数パリテ
ィ−信号および奇数パリティ−信号を示す概略図である
。 １：被試験メモリ　　２：パリティ−メモリー３：デー
タバスライン　　　４：制御部５：パリティ−チェッカ
ー６：セレクター７：手動スイッチ ８：パリティ−エラー検出回路 ９：ゲート 代理人の氏名　弁理士　中尾敏男　ほか１名第２図 第３図 第４図 カラ・ダー　八［］ カラシタ〜３【コＥ［打ｎ

Claims (1)

【特許請求の範囲】
1. ディジタル型式のデータと上記データに付属のパリティ
   ー情報とを合成したデータの中の「１」の数をカウント
   し、その数が偶数である時に「１」となる偶数パリティ
   ー信号および奇数である時に「１」となる奇数パリティ
   ー信号を発生するパリティーチェッカーと、「１」が入
   力した時にパリティーエラー信号を出力するパリティー
   エラー検出回路とを有し、第１の状態において偶数パリ
   ティー信号を上記パリティーエラー検出回路に送り、ま
   た第２の状態において奇数パリティー信号を上記パリテ
   ィーエラー検出回路に送る切換え手段を設け、上記切換
   え手段を第１の状態にしてデータ用メモリーの各アドレ
   スから順次データを読み出すとともに各データ毎にパリ
   ティーエラー信号の有無を調べてパリティーエラー信号
   有りとなった回数をカウントし、また上記切換え手段を
   第２の状態にして上記データ用メモリーの各アドレスか
   ら順次データを読み出すとともに各データ毎にパリティ
   ーエラー信号の有無を調べてパリティーエラー信号無し
   となった回数をカウントし、各々の回数が等しい場合に
   上記データ用メモリーが不良であると判定する検査処理
   手段とを設けた事を特徴とするメモリー試験装置。