JPH01233771A - 電荷転送素子とその駆動方法 - Google Patents
電荷転送素子とその駆動方法Info
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- JPH01233771A JPH01233771A JP6089688A JP6089688A JPH01233771A JP H01233771 A JPH01233771 A JP H01233771A JP 6089688 A JP6089688 A JP 6089688A JP 6089688 A JP6089688 A JP 6089688A JP H01233771 A JPH01233771 A JP H01233771A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は電荷転送素子（ＣＯＤ）およびその駆動力法
に関する０ （従来の技術） 従来、電荷転送素子の出力法として、浮遊拡散層法と呼
ばれる信号電荷検出法が適用されてきた。
に関する０ （従来の技術） 従来、電荷転送素子の出力法として、浮遊拡散層法と呼
ばれる信号電荷検出法が適用されてきた。
第２図（ａ）ｆｂｌ（Ｃ）は従来の浮遊拡散層法に基づ
く構造の模式的平面図、およびそのＢ−Ｂ’、Ｃ−Ｃ’
線における模式的断面図である。この従来例は、ｎ型７
リコン半導体基板ｌ申に、ｐ型ウェル２が形成され、さ
らに、ｐ型ウェル２中にＮ型埋込層３が形成されている
。いわゆる埋込型電荷転送素子を示している。ｎ型埋込
Ｎ３上には酸化膜（図示省略）を介して電荷転送ゲート
４〜７が形成されている。電荷転送ゲートのうち出力に
最も近い電荷転送ゲート４は出力ゲートと呼ばれる。出
力ゲート４に隣接して高濃度のｎ型の浮遊拡散層８、ｎ
型の埋込型のリセットチャネル領域９．並びに高濃度の
ｎ型のリセットドレイン１０が設けられている。リセッ
トチャネル領域の上に酸化膜（図示省略）を介してリセ
ットゲート１１が設けられている。浮遊拡散層８は第３
図に示すようなンースフォロア増幅器の入力端子と電気
的に接続されている。このソース７倉ロア増幅器は電荷
転送素子と同一シリコンチップ上に集積化されている０
次に、浮遊拡散層法による駆動力法を示すタイミングチ
ャートを第４図に示す。第４図中に示した時刻ｔｌおよ
びｔ！におけるポテンシャルを第５図に示した。第４図
において時刻Ｔ１からＴ１１までの期間が１周期である
。電荷転送ゲート群中の出力ゲート４の隣シの電荷転送
ゲート５には第４図（ａ）Ｋ示すパルスが、出力ゲート
４には第４図（ｂ）Ｋ示す直流電圧が、リセットゲ−）
１１には第４ 図（ｃ） Ｉｃ 示スパルスが、リセッ
トドレインｌＯには直流電圧が印加される。
く構造の模式的平面図、およびそのＢ−Ｂ’、Ｃ−Ｃ’
線における模式的断面図である。この従来例は、ｎ型７
リコン半導体基板ｌ申に、ｐ型ウェル２が形成され、さ
らに、ｐ型ウェル２中にＮ型埋込層３が形成されている
。いわゆる埋込型電荷転送素子を示している。ｎ型埋込
Ｎ３上には酸化膜（図示省略）を介して電荷転送ゲート
４〜７が形成されている。電荷転送ゲートのうち出力に
最も近い電荷転送ゲート４は出力ゲートと呼ばれる。出
力ゲート４に隣接して高濃度のｎ型の浮遊拡散層８、ｎ
型の埋込型のリセットチャネル領域９．並びに高濃度の
ｎ型のリセットドレイン１０が設けられている。リセッ
トチャネル領域の上に酸化膜（図示省略）を介してリセ
ットゲート１１が設けられている。浮遊拡散層８は第３
図に示すようなンースフォロア増幅器の入力端子と電気
的に接続されている。このソース７倉ロア増幅器は電荷
転送素子と同一シリコンチップ上に集積化されている０
次に、浮遊拡散層法による駆動力法を示すタイミングチ
ャートを第４図に示す。第４図中に示した時刻ｔｌおよ
びｔ！におけるポテンシャルを第５図に示した。第４図
において時刻Ｔ１からＴ１１までの期間が１周期である
。電荷転送ゲート群中の出力ゲート４の隣シの電荷転送
ゲート５には第４図（ａ）Ｋ示すパルスが、出力ゲート
４には第４図（ｂ）Ｋ示す直流電圧が、リセットゲ−）
１１には第４ 図（ｃ） Ｉｃ 示スパルスが、リセッ
トドレインｌＯには直流電圧が印加される。
信号電荷は、以下に説明するように検出される。
時刻Ｔ！からＴ４までの期間に電荷転送ゲート５の直下
に蓄積された信号電荷は、時刻Ｔ４からＴ。
に蓄積された信号電荷は、時刻Ｔ４からＴ。
までの期間に第５図に示すように浮遊拡散層８に転送さ
れ、浮遊拡散層８に蓄積される。信号電荷蓄積に伴う浮
遊拡散層８の電位変動が第３図に示す出力増幅器によシ
検出され、外部へ出力される。
れ、浮遊拡散層８に蓄積される。信号電荷蓄積に伴う浮
遊拡散層８の電位変動が第３図に示す出力増幅器によシ
検出され、外部へ出力される。
この信号電荷の検出は周期的に行なわれるため、各周期
毎に、信号電荷の転送されない期間□、すなわち時刻Ｔ
ＩからＴ４までの期間内に、検出績の信号電荷をリセッ
トドレインＩＯＫ吸収させ、浮遊拡散層８をリセットす
る駆動が行なわれる。このリセット動作のためにリセッ
トゲート１１に印加されるパルスが第４図（Ｃ）である
。リセットゲート１１に印加されるパルスがハイレベル
である期間内の時刻ｔ１においては、第５図に示すよう
にリセットチャネル領域９が導通伏態となシ、浮遊拡散
層８の電位ｋｔ Ｕセ、トドレイン１０ｃＤ電位と同電
位にリセットされる。
毎に、信号電荷の転送されない期間□、すなわち時刻Ｔ
ＩからＴ４までの期間内に、検出績の信号電荷をリセッ
トドレインＩＯＫ吸収させ、浮遊拡散層８をリセットす
る駆動が行なわれる。このリセット動作のためにリセッ
トゲート１１に印加されるパルスが第４図（Ｃ）である
。リセットゲート１１に印加されるパルスがハイレベル
である期間内の時刻ｔ１においては、第５図に示すよう
にリセットチャネル領域９が導通伏態となシ、浮遊拡散
層８の電位ｋｔ Ｕセ、トドレイン１０ｃＤ電位と同電
位にリセットされる。
（発明が解決しようとする課題）
この浮遊拡散層法を適用した電荷転送素子においては、
浮遊拡散層８のリセット動作の際、リセット雑音と呼ば
れる雑音が生じる。このリセット雑音１言リセットチャ
ネル領域９が導通伏態であるときのリセットチャネル領
域９の熱雑音に起因し、リセット動作直後に浮遊拡散層
８に残留する電荷数が変動するという雑音である。リセ
ット雑音の雑音等価電子数は浮遊拡散層８の容量をＣフ
ァラド、ボルツマン定数なに１絶対温度をＴケルビン、
電子の電荷の絶対値をｑクーロンとすると、Ｆ了Ｕ／ｑ
で近似できる。リセット雑音 子で発生するランダム雑音の主成分であシ、電荷転送素
子の雑音特性を著しく劣化させる。
浮遊拡散層８のリセット動作の際、リセット雑音と呼ば
れる雑音が生じる。このリセット雑音１言リセットチャ
ネル領域９が導通伏態であるときのリセットチャネル領
域９の熱雑音に起因し、リセット動作直後に浮遊拡散層
８に残留する電荷数が変動するという雑音である。リセ
ット雑音の雑音等価電子数は浮遊拡散層８の容量をＣフ
ァラド、ボルツマン定数なに１絶対温度をＴケルビン、
電子の電荷の絶対値をｑクーロンとすると、Ｆ了Ｕ／ｑ
で近似できる。リセット雑音 子で発生するランダム雑音の主成分であシ、電荷転送素
子の雑音特性を著しく劣化させる。
さらに、第３図に示したオンテ、グの出力増幅器はＭＯ
Ｓ型であるためにｌ／ｆノイズが発生する。第３図の増
幅器は２段のソースフォロア構成罠なっているが、初段
で発生する１／ｆノイズが主成分である。
Ｓ型であるためにｌ／ｆノイズが発生する。第３図の増
幅器は２段のソースフォロア構成罠なっているが、初段
で発生する１／ｆノイズが主成分である。
これらのノイズは、特に電荷転送素子を用いた固体撮像
素子においては、低照度被写体撮像時の画質を劣化させ
る。
素子においては、低照度被写体撮像時の画質を劣化させ
る。
このリセット雑音を除去するためＫは、リセット動作の
完了した直後、すなわち第４図中時刻Ｔ。
完了した直後、すなわち第４図中時刻Ｔ。
からＴ４までの期間において、浮遊拡散層８内に残部す
る電荷をゼロ忙し、浮遊拡散層８を完全に空乏化させれ
ばよい。しかし、従来の構造では、浮遊拡散層８は、第
３図の出力増幅器へ接ｖｃされる配線とオーミ、り接触
をするという要請から、浮遊拡散層８を完全に空乏化さ
せることは実現できず、リセット雑音の発生をなくすこ
とは不可能でめった。
る電荷をゼロ忙し、浮遊拡散層８を完全に空乏化させれ
ばよい。しかし、従来の構造では、浮遊拡散層８は、第
３図の出力増幅器へ接ｖｃされる配線とオーミ、り接触
をするという要請から、浮遊拡散層８を完全に空乏化さ
せることは実現できず、リセット雑音の発生をなくすこ
とは不可能でめった。
この発明の目的は、このような問題点を解決し、雑音の
小さい出力構造、およびその駆動方法を提供する事にあ
る。
小さい出力構造、およびその駆動方法を提供する事にあ
る。
（味題を解決するための手段）
この発明は、第１導電型の半導体基板上に設けられた第
１碑′ＲＬ型とは逆導電型である第２専電型のウェルと
、とのウェル内に設けられた第１導電型の埋込層と、仁
の埋込層上に配列された電荷転送ゲート群と、この電荷
転送ゲート群の出力側に隣接して設けられた第ｘ導電型
の浮遊拡散層と、前記浮遊拡散層に隣接し、かつ互いに
前記浮遊拡散層をはさんで反対側に位置する第２碍１１
ｃ型の２個のソースドレイン領域と、前記浮遊拡散＃に
接する部分とその近傍の第２導電型の微小領域に接する
部分を除く前記ソースドレイン領域の周囲を囲む前記ウ
ェルが形成されていない第１４を型の基板領域とをＭす
ることを特徴とする電荷転送素子と、 第１尋電型の半導体基板上に設けられた第１尋電型とは
逆導電型である第２導電型のウェルと、このウェル内に
設けられた第１導電型の埋込層と、との埋込１ｍ上に配
列された電荷転送ゲート群と、この電荷転送ゲート群の
出力側に隣接して設けられた第１導電型の浮遊拡散層と
、前記浮遊拡散層に隣接し、かつ互いに前記浮遊拡散層
をはさんで反対側に位置する第２１ｓ電型の２個のソー
スドレイン領域と、前記浮遊拡散層に接する部分とその
近傍の第２導電型の微小領域１ｃ接する部分を除く前記
ソースドレイン領域の周囲を囲む前記ウェルが形成され
ていない第１導電型の基板領域と、浮遊拡＃！Ｌ層を挾
んで転送ゲート電極群と反対側に位置するリセットチャ
ネル領域と、このリセットチャネル領域に隣接したリセ
ットドレインとを有する電荷転送素子の浮遊拡散層及び
基板領域にバイアス電圧を印加して前記微小領域を空乏
化させ、かつ、前記浮遊拡散層がリセット時和完全忙空
乏化するようにリセットドレインの電位、リセットチャ
ネル領域の電位、浮遊拡散層の電位をそれぞれ定めるこ
とを特徴とする電荷転送素子の駆動力法を提供する。
１碑′ＲＬ型とは逆導電型である第２専電型のウェルと
、とのウェル内に設けられた第１導電型の埋込層と、仁
の埋込層上に配列された電荷転送ゲート群と、この電荷
転送ゲート群の出力側に隣接して設けられた第ｘ導電型
の浮遊拡散層と、前記浮遊拡散層に隣接し、かつ互いに
前記浮遊拡散層をはさんで反対側に位置する第２碍１１
ｃ型の２個のソースドレイン領域と、前記浮遊拡散＃に
接する部分とその近傍の第２導電型の微小領域に接する
部分を除く前記ソースドレイン領域の周囲を囲む前記ウ
ェルが形成されていない第１４を型の基板領域とをＭす
ることを特徴とする電荷転送素子と、 第１尋電型の半導体基板上に設けられた第１尋電型とは
逆導電型である第２導電型のウェルと、このウェル内に
設けられた第１導電型の埋込層と、との埋込１ｍ上に配
列された電荷転送ゲート群と、この電荷転送ゲート群の
出力側に隣接して設けられた第１導電型の浮遊拡散層と
、前記浮遊拡散層に隣接し、かつ互いに前記浮遊拡散層
をはさんで反対側に位置する第２１ｓ電型の２個のソー
スドレイン領域と、前記浮遊拡散層に接する部分とその
近傍の第２導電型の微小領域１ｃ接する部分を除く前記
ソースドレイン領域の周囲を囲む前記ウェルが形成され
ていない第１導電型の基板領域と、浮遊拡＃！Ｌ層を挾
んで転送ゲート電極群と反対側に位置するリセットチャ
ネル領域と、このリセットチャネル領域に隣接したリセ
ットドレインとを有する電荷転送素子の浮遊拡散層及び
基板領域にバイアス電圧を印加して前記微小領域を空乏
化させ、かつ、前記浮遊拡散層がリセット時和完全忙空
乏化するようにリセットドレインの電位、リセットチャ
ネル領域の電位、浮遊拡散層の電位をそれぞれ定めるこ
とを特徴とする電荷転送素子の駆動力法を提供する。
（作用）
仁の発明の構成によれば、出力部は浮遊拡散層を上部ゲ
ート、半導体基板を下部ゲート、ソースドレイン領域を
ソースとドレイン、２個のソースドレイン領域にはさま
れたウェル領域をチャネル領域とするジャンクシ、つ電
界効果トランジスタ（ＪＦＥＴ）とみなせる。浮遊拡散
層に蓄積される信号電荷量によってチャネルコンダクタ
ンスヲ制岬することが可能であり、このＪＰＥＴを出力
増幅器の初段のドライバとして用いることができる。従
って浮遊拡散層圧オーミック接触をとる必要がなく、リ
セット動作直後に完全に空乏化することができ、リセア
ト紬音の発生をなくすることができる。また、出力増幅
器初段のドライバがＭＯＳＦＥＴではな（ＪＰＥＴであ
るので１／ｆ雑音を大幅に低減することができる。
ート、半導体基板を下部ゲート、ソースドレイン領域を
ソースとドレイン、２個のソースドレイン領域にはさま
れたウェル領域をチャネル領域とするジャンクシ、つ電
界効果トランジスタ（ＪＦＥＴ）とみなせる。浮遊拡散
層に蓄積される信号電荷量によってチャネルコンダクタ
ンスヲ制岬することが可能であり、このＪＰＥＴを出力
増幅器の初段のドライバとして用いることができる。従
って浮遊拡散層圧オーミック接触をとる必要がなく、リ
セット動作直後に完全に空乏化することができ、リセア
ト紬音の発生をなくすることができる。また、出力増幅
器初段のドライバがＭＯＳＦＥＴではな（ＪＰＥＴであ
るので１／ｆ雑音を大幅に低減することができる。
（実施例）
以下、この発明の実施例を図面を用いて説明する。第１
図ｔａ）ｔｂ）ｔｃ）（ｄ）はこの発明の〜実施例であ
る電荷転送素子の出力部の゛模式的平面図、および第１
図（ａ）ＫおけるＡ−Ａ’ 、 Ｂ−Ｂ’ 、 Ｃ−ｅ
’線に涜５模式的障ｒ面図である。第２図と同−構成蚤
素は同一記号で示す。この実施例はｎ型シリコン半導体
基板ｌ申にｐ型りエル２が形成され、さらにｓ ｐｈｌ
ｔウェル２中１ｃｎ型埋込／ｍ ３が形成されている、
いわゆる埋込型電荷転送素子である。ｎ型埋込層３上忙
は酸化膜（図示省略）を介して電荷転送ゲート４〜７が
形成されている。電荷転送ゲートのうち出力に最も近い
電荷転送ゲート４は出力ゲートと呼ばれる。出力ゲート
４に隣接して浮遊拡散層１２、ｎ型の埋込型のリセット
チャネル領域９、並びに高濃度のｎ型のリセットドレイ
ン１０が設けられている。埋込層３、浮遊拡散層１２、
リセットチャネル領域９は同一工程で作成できる。
図ｔａ）ｔｂ）ｔｃ）（ｄ）はこの発明の〜実施例であ
る電荷転送素子の出力部の゛模式的平面図、および第１
図（ａ）ＫおけるＡ−Ａ’ 、 Ｂ−Ｂ’ 、 Ｃ−ｅ
’線に涜５模式的障ｒ面図である。第２図と同−構成蚤
素は同一記号で示す。この実施例はｎ型シリコン半導体
基板ｌ申にｐ型りエル２が形成され、さらにｓ ｐｈｌ
ｔウェル２中１ｃｎ型埋込／ｍ ３が形成されている、
いわゆる埋込型電荷転送素子である。ｎ型埋込層３上忙
は酸化膜（図示省略）を介して電荷転送ゲート４〜７が
形成されている。電荷転送ゲートのうち出力に最も近い
電荷転送ゲート４は出力ゲートと呼ばれる。出力ゲート
４に隣接して浮遊拡散層１２、ｎ型の埋込型のリセット
チャネル領域９、並びに高濃度のｎ型のリセットドレイ
ン１０が設けられている。埋込層３、浮遊拡散層１２、
リセットチャネル領域９は同一工程で作成できる。
リセットチャネル領域９上に酸化膜（図示省略）を介し
てリセットゲート１１が設けられている。
てリセットゲート１１が設けられている。
浮遊拡散層１２に隣接し、かつ互いに浮遊拡散層１２を
はさんで反対側に位置するｐ型の２個のソースドレイン
領域１３が設けられている。このソースドレイン領域１
３の周囲のうち、浮遊拡散層１２に接する部分とその近
傍のｐ型の微小領域１４に接する部分を除くソースドレ
イン領域１３の周囲を囲む、ｐ型りエル２が形成されず
、ｎ型基板１が表面に露出している基板領域１５が設げ
られている。ｎ型の基板領域１５はｐ型のソースドレイ
ン領域１３とその他のｐｍウェル２とを電気的に分離す
るためにある。この分離効果を高めるために基板領域１
５０表面部分に高ａ度ｎ型をドーグすることもできる。
はさんで反対側に位置するｐ型の２個のソースドレイン
領域１３が設けられている。このソースドレイン領域１
３の周囲のうち、浮遊拡散層１２に接する部分とその近
傍のｐ型の微小領域１４に接する部分を除くソースドレ
イン領域１３の周囲を囲む、ｐ型りエル２が形成されず
、ｎ型基板１が表面に露出している基板領域１５が設げ
られている。ｎ型の基板領域１５はｐ型のソースドレイ
ン領域１３とその他のｐｍウェル２とを電気的に分離す
るためにある。この分離効果を高めるために基板領域１
５０表面部分に高ａ度ｎ型をドーグすることもできる。
ソースドレイン領域１３はｐ型ウェル２が形成され、さ
らに高濃度のｐ型層が形成されている。ソースドレイン
領域１３はオーミ、り接触した全域配線が接続されてい
る。微小領域１４はソースドレイン領域１３と浮遊拡散
層１２とｐ型タエル２に三方を接する領域で、アクセプ
タ凝度は大きくせず、空乏化しやすくする。
らに高濃度のｐ型層が形成されている。ソースドレイン
領域１３はオーミ、り接触した全域配線が接続されてい
る。微小領域１４はソースドレイン領域１３と浮遊拡散
層１２とｐ型タエル２に三方を接する領域で、アクセプ
タ凝度は大きくせず、空乏化しやすくする。
すなわちｐ型９エル２と同じ工程で作成される。
ｐ型りエル２が表面に露出している部分のうち、微小領
域を除いた部分の表面はアクセプタが高濃就にドープさ
れたチャネルストップ領域１６が形成されており、素子
分離効果を高めている。ソースドレイン領域１３の表面
部のｐ型層とチャネルスト、グ領域１６は同一工程で作
成される〇第４図に示すタイミングチャートによってこ
の発明の一実施例は駆動される。第４図中に示した時刻
ｔｌおよびｔ！におけるポテンシャルを第６図に示した
。第４図において時刻Ｔ、からＴｓまでの期間が１周期
である。電荷転送ゲート群中の出力ゲート４の隣シの電
荷転速ゲート５には第４図（ａ）ＩＣ示すパルスが、出
力ゲート４には第４図ｉｂ）に示す直流電圧が、リセッ
トゲート１１には第４図（Ｃ）に示すパルスが、リセッ
トドレイン１０には直流電圧が印〃ｎされる。微小領域
１４は浮遊拡散層１２および基板領域１５となすｐｎ接
合による空乏層によって完全に空乏化するように、微小
領域１４の大きさと浮遊拡散層１２および基板領域１５
のバイアス電圧を設計する。
域を除いた部分の表面はアクセプタが高濃就にドープさ
れたチャネルストップ領域１６が形成されており、素子
分離効果を高めている。ソースドレイン領域１３の表面
部のｐ型層とチャネルスト、グ領域１６は同一工程で作
成される〇第４図に示すタイミングチャートによってこ
の発明の一実施例は駆動される。第４図中に示した時刻
ｔｌおよびｔ！におけるポテンシャルを第６図に示した
。第４図において時刻Ｔ、からＴｓまでの期間が１周期
である。電荷転送ゲート群中の出力ゲート４の隣シの電
荷転速ゲート５には第４図（ａ）ＩＣ示すパルスが、出
力ゲート４には第４図ｉｂ）に示す直流電圧が、リセッ
トゲート１１には第４図（Ｃ）に示すパルスが、リセッ
トドレイン１０には直流電圧が印〃ｎされる。微小領域
１４は浮遊拡散層１２および基板領域１５となすｐｎ接
合による空乏層によって完全に空乏化するように、微小
領域１４の大きさと浮遊拡散層１２および基板領域１５
のバイアス電圧を設計する。
信号電荷は以下に説明するように検出される。
時刻Ｔ１からＴａ １での期間に電荷転送ゲート５の直
下に蓄積された信号電荷は、時刻Ｔ４からＴｓまでの期
間に第６図に示すように浮遊拡散層１２に歓送され、浮
遊拡散層１２に蓄積される。浮遊拡散層１２に信号′ｆ
Ｍ、荷が蓄積されると、浮遊拡散層１２とｐ型ウェル２
との間のｐｎ接合の逆バイアス電圧は小さくなり、空乏
層は小さくなる。この様子を第７図にボした。第７図の
曲線（ａ）は浮遊拡散層１２に信号電荷がなく、浮遊拡
散層１２は完全に空乏化しているときの電位分布を示し
た。
下に蓄積された信号電荷は、時刻Ｔ４からＴｓまでの期
間に第６図に示すように浮遊拡散層１２に歓送され、浮
遊拡散層１２に蓄積される。浮遊拡散層１２に信号′ｆ
Ｍ、荷が蓄積されると、浮遊拡散層１２とｐ型ウェル２
との間のｐｎ接合の逆バイアス電圧は小さくなり、空乏
層は小さくなる。この様子を第７図にボした。第７図の
曲線（ａ）は浮遊拡散層１２に信号電荷がなく、浮遊拡
散層１２は完全に空乏化しているときの電位分布を示し
た。
実−は中性電域、破線は空乏領域を示す。第７図の曲＃
Ｊｌｂ）は信号電荷が浮遊拡散層１２に畜ｔ＊されてい
るときの電位分布を示した。曲線（ｂ）では、ｐ型りエ
ル２において中性領域が曲線＋８）に比較して大きくな
っている。ソースドレイン領域１３をソースとドレイン
、浮遊拡散層１２を上部ゲート、シリコン基板１を下部
ゲート、ｐ型９エル２をチャネルとするｐ型チャネルＪ
ＰＥＴにおいて、蓄積された信号電荷が増加するとコン
ダクタンスは大きくなる。このＪＰＥＴを第３図に示す
ような出力増幅回路の初段のドライバとして便５゜初段
のロードや次段はオンチ、グされたトランジスタを用い
ることも可能であるし、外部のトランジスターを用いる
こともできる。
Ｊｌｂ）は信号電荷が浮遊拡散層１２に畜ｔ＊されてい
るときの電位分布を示した。曲線（ｂ）では、ｐ型りエ
ル２において中性領域が曲線＋８）に比較して大きくな
っている。ソースドレイン領域１３をソースとドレイン
、浮遊拡散層１２を上部ゲート、シリコン基板１を下部
ゲート、ｐ型９エル２をチャネルとするｐ型チャネルＪ
ＰＥＴにおいて、蓄積された信号電荷が増加するとコン
ダクタンスは大きくなる。このＪＰＥＴを第３図に示す
ような出力増幅回路の初段のドライバとして便５゜初段
のロードや次段はオンチ、グされたトランジスタを用い
ることも可能であるし、外部のトランジスターを用いる
こともできる。
この信号電荷の検出は周期的に行なわれるため、各周期
毎に、信号電荷の転送されない期間、すなわち時刻Ｔ１
からＴ４までの期間内に、検出済の信号電荷をリセット
ドレイン１０に吸収させ、浮遊拡１＆ｊｌ１２をリセッ
トする駆動が行なわれる。
毎に、信号電荷の転送されない期間、すなわち時刻Ｔ１
からＴ４までの期間内に、検出済の信号電荷をリセット
ドレイン１０に吸収させ、浮遊拡１＆ｊｌ１２をリセッ
トする駆動が行なわれる。
すなわち、このリセット動作のため忙すセットゲ−）１
１に印加されるパルスが第４図（Ｃ）であり、リセット
ゲート１１に印加されるパルスがノ１イレベルである期
間内の時刻ｔｘにおいては第６図に示す電位分布となる
。リセットドレイン１０の電位、リセットチャネルのチ
ャネル電位、完全に空乏化した浮遊拡散層の電位の順に
電位が階段法に小さくなるようにする。その結果、浮遊
拡散層１２は完全に望乏化した伏悪でリセットされる。
１に印加されるパルスが第４図（Ｃ）であり、リセット
ゲート１１に印加されるパルスがノ１イレベルである期
間内の時刻ｔｘにおいては第６図に示す電位分布となる
。リセットドレイン１０の電位、リセットチャネルのチ
ャネル電位、完全に空乏化した浮遊拡散層の電位の順に
電位が階段法に小さくなるようにする。その結果、浮遊
拡散層１２は完全に望乏化した伏悪でリセットされる。
便って、リセット維廿は発生せず、艮好な特性の電荷歓
送系子が七られる。
送系子が七られる。
（発明の効果）
以上説明したように、この発明によれは、リセット動作
によって浮遊拡散層を完全に空乏化する争が央境できる
ので、リセット雑廿を完全に抑圧できる。さらに出力ア
ンプの初段のドライバをＭＯＳ型トラ／ジスタから接合
ｍｉｔ界効釆トランジスタにすることができるようにな
、９１／ｆノイズが大幅に低減できる。
によって浮遊拡散層を完全に空乏化する争が央境できる
ので、リセット雑廿を完全に抑圧できる。さらに出力ア
ンプの初段のドライバをＭＯＳ型トラ／ジスタから接合
ｍｉｔ界効釆トランジスタにすることができるようにな
、９１／ｆノイズが大幅に低減できる。
第１図１ａ）ｉｂ）（Ｃ）ｉｄ）はこの発明の一央厖例
の電荷歓送系子の出力構造の模式的半面図、およびその
Ｂ−８’ 、Ｕ−Ｃ’ 、Ｄ−１）’線に油う模式的断
面図、第２図（ａ）（ｂ）（ｃ）は従来の電荷転送素子
の出力構造の模式的半面図、ｈ・よびそのＩＪ−Ｌｌ’
、 Ｃ−Ｃ’麿に治５Ｍ式的−「面図、第３図は、出
力堆輸器の回路図、第４図は電荷歓送系子の出力部を駆
動するためのパルスチャート、第５図は促米の電荷歓送
系子の出力部の一位図、第６図はこの発明の一夾施例の
電荷転送系子の出力部の電位図、第７図はこの発明の一
夾ゐ例の電荷歓送系子の浮遊拡散層の深さ方向の電位図
である。 １・・・・・・半尋体基板、２・・団・ウェル、３・川
・・埋込層、４〜７・・・・・・電荷転送ゲート群、９
・・・・・・リセットチャネル幀城、１０・・・由リセ
ットドレイン、１１・・・・・・リセットゲート、１２
・・・・・・浮遊拡散層、１３・・・・・・ンースドレ
イン領域、１４・・・・・・微小領域、１５・・・・・
・西板穎城。 代理人 弁理士 内 原 背 革 １ 刃ＣＣ） 茅 ／ ｆＪ（ｄ） 第２ Ｔｌ！ｔ（０−） ＄２ 訂（ｂ） 第２甜（Ｃ） 第３阿 第 ６ ぶ１
の電荷歓送系子の出力構造の模式的半面図、およびその
Ｂ−８’ 、Ｕ−Ｃ’ 、Ｄ−１）’線に油う模式的断
面図、第２図（ａ）（ｂ）（ｃ）は従来の電荷転送素子
の出力構造の模式的半面図、ｈ・よびそのＩＪ−Ｌｌ’
、 Ｃ−Ｃ’麿に治５Ｍ式的−「面図、第３図は、出
力堆輸器の回路図、第４図は電荷歓送系子の出力部を駆
動するためのパルスチャート、第５図は促米の電荷歓送
系子の出力部の一位図、第６図はこの発明の一夾施例の
電荷転送系子の出力部の電位図、第７図はこの発明の一
夾ゐ例の電荷歓送系子の浮遊拡散層の深さ方向の電位図
である。 １・・・・・・半尋体基板、２・・団・ウェル、３・川
・・埋込層、４〜７・・・・・・電荷転送ゲート群、９
・・・・・・リセットチャネル幀城、１０・・・由リセ
ットドレイン、１１・・・・・・リセットゲート、１２
・・・・・・浮遊拡散層、１３・・・・・・ンースドレ
イン領域、１４・・・・・・微小領域、１５・・・・・
・西板穎城。 代理人 弁理士 内 原 背 革 １ 刃ＣＣ） 茅 ／ ｆＪ（ｄ） 第２ Ｔｌ！ｔ（０−） ＄２ 訂（ｂ） 第２甜（Ｃ） 第３阿 第 ６ ぶ１
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板上に設けられた第１導電型
とは逆導電型である第２導電型のウェルと、このウェル
内に設けられた第１導電型の埋込層と、この埋込層上に
配列された電荷転送ゲート群と、この電荷転送ゲート群
の出力側に隣接して設けられた第１導電型の浮遊拡散層
と、前記浮遊拡散層に隣接し、かつ互いに前記浮遊拡散
層をはさんで反対側に位置する第２導電型の２個のソー
スドレイン領域と、前記浮遊拡散層に接する部分とその
近傍の第２導電型の微小領域に接する部分を除く前記ソ
ースドレイン領域の周囲を囲む前記ウェルが形成されて
いない第１導電型の基板領域とを有することを特徴とす
る電荷転送素子。 ２、第１導電型の半導体基板、上に設けられた第１導電
型とは逆導電型である第２導電型のウェルと、このウェ
ル内に設けられた第１導電型の埋込層と、この埋込層上
に配列された電荷転送ゲート群と、この電荷転送ゲート
群の出力側に隣接して設けられた第１導電型の浮遊拡散
層と、前記浮遊拡散層に隣接し、かつ互いに前記浮遊拡
散層をはさんで反対側に位置する第２導電型の２個のソ
ースドレイン領域と、前記浮遊拡散層に接する部分とそ
の近傍の第２導電型の微小領域に接する部分を除く前記
ソースドレイン領域の周囲を囲む前記ウェルが形成され
ていない第１導電型の基板領域と、前記浮遊拡散層を挾
んで前記転送ゲート電極群と反対側に位置するリセット
チャネル領域と、このリセットチャネル領域に隣接した
リセットドレインとを有する電荷転送素子の前記浮遊拡
散層及び基板領域にバイアス電圧を印加して前記微小領
域を空乏化させ、かつ、前記浮遊拡散層がリセット時に
完全に空乏化するよラに前記リセットドレインの電位、
リセットチャネル領域の電位、浮遊拡散層の電位をそれ
ぞれ定めることを特徴とする電荷転送素子の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089688A JPH07118535B2 (ja) | 1988-03-14 | 1988-03-14 | 電荷転送素子とその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089688A JPH07118535B2 (ja) | 1988-03-14 | 1988-03-14 | 電荷転送素子とその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01233771A true JPH01233771A (ja) | 1989-09-19 |
| JPH07118535B2 JPH07118535B2 (ja) | 1995-12-18 |
Family
ID=13155578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6089688A Expired - Lifetime JPH07118535B2 (ja) | 1988-03-14 | 1988-03-14 | 電荷転送素子とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118535B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107247A (ja) * | 1996-10-02 | 1998-04-24 | Toshiba Corp | 電荷検出装置とその製造方法及び固体撮像装置 |
| JP2013531879A (ja) * | 2010-05-18 | 2013-08-08 | ウードゥヴェ セミコンダクターズ | 非対称ゲート式マトリクス電荷転送イメージ・センサ |
| JP2018510516A (ja) * | 2015-03-05 | 2018-04-12 | ダートマス カレッジ | イメージセンサ画素のゲートレスリセット |
-
1988
- 1988-03-14 JP JP6089688A patent/JPH07118535B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107247A (ja) * | 1996-10-02 | 1998-04-24 | Toshiba Corp | 電荷検出装置とその製造方法及び固体撮像装置 |
| JP2013531879A (ja) * | 2010-05-18 | 2013-08-08 | ウードゥヴェ セミコンダクターズ | 非対称ゲート式マトリクス電荷転送イメージ・センサ |
| JP2018510516A (ja) * | 2015-03-05 | 2018-04-12 | ダートマス カレッジ | イメージセンサ画素のゲートレスリセット |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118535B2 (ja) | 1995-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071218 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 13 |