JPH01233861A - 送信要求信号伝送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データ端末装置間でデータ伝送を行う際に使用される送
信要求信号伝送回路に関し、 データ端末装置間で伝送されるデータ量が低下すること
がない様にすると共に、送信許可信号を使用しないデー
タ端末装置に対して，受信データの欠落がない様にする
ことを目的とし、 オンの送信要求信号が入力した時に動作を開始して人力
する送信データを並列データに変換し，該送信要求信号
を用いてｎビット構成のエンベロープに変換して送出す
る送信部と、受信したｎビット構成のエンベロープを受
信データとキャリアデテクト信号とに分離して出力する
受信部とを有するデータ伝送装置において、該分離した
キャリアデテクト信号を入力する受信タイミングクロッ
クのｍビット分遅延させる遅延手段と、該遅延手段の出
力と該分離したキャリアデテクト信号とを合成する合成
手段とを設け、該合成手段の出力をキャリアデテクト信
号として送出する構成にする。

〔産業上の利用分野〕

本発明はデータ端末装置間でデータ伝送を行う際に使用
される送信要求信号伝送回路に関するものである。

第４図はデータ伝送手順説明図である。

図において、例えば、データ端末装置−１（以下。

ＤＴＥ−１と省略する）から送出された送信データは回
線終端装置−１（以下、ＤＣＥ−１と省略する。）で変
調されてアナログ信号に変換され、伝送路を通り。

ＤＣ［！−２で復調されて、再びデータに戻された後。

ＤＴＥ−２に送られる。この時、ＤＴＥ−１とＤＣＥ−
１との間、及びＤＴＥ−２とＤＣＣ−２との間はＣＣＩ
ＴＴの勧告のり、２４の伝送手順に従ってデータ伝送が
行われるが。

以、下にこの手順の概略を説明する。

先ず、ＤＴＢ−１はデータを送信する際には、データ送
信を行いたいと云う意志表示である送信要求信号（以下
、Ｒ５と省略する。）をＤＣＢ−１に送出する。そこで
、ＤＣＨ−１はＤＴＥ−１よりのＩｌｓを相手が受信可
能の状態になるまで遅延させた後に送信可信号（以下、
ＣＳと省略する。）としてＤＴ［！−１に送出する。こ
れにより、ＤＴＰ−１から送信データ（以下２ＳＤと省
略する。）が送出され、　ＤＣＥ−１は線路、　ＤＣＩ
Ｅ−２を介してＤＴＥ−２にＲＳとＳＤとを送出する（
第４図右側参照）。

一方、ＤＴＢ−２は受信すべきデータが入力しているこ
とを示すキャリアデテクト信号（以下、　ＣＤと省略す
るが、送信部におけるＲ３と同一である。）が入力して
いる時の受信データ（以下、　ＲＤと省略するが、送信
部におけるＳＤと同一である。）を取り込む。

以上の説明はＤＣＢ間がアナログ伝送の場合であるが、
ディジタル伝送の場合はＤＣＨの部分が多重・分離の機
能を持つものとなるが、伝送手順は上記と同じである。

さて、この様な手順を用いてＤＴＥ−１とＤＴＥ−２と
の間でデータ伝送を行う際、ＤＴＥ−１とＤＴ［！−２
との間で所定時間内にデータ量をできるだけ沢山、伝送
できる様にすると共に、ＤＴＥ−１からＲ３と８口とを
同時に送出しても、　ＤＴＥ−２でＲＯを欠落すること
なく取り込めることが必要である。

〔従来の技術〕

第５図は従来例のブロック図、第６図は第５図の動作説
明図を示す。ここで、第６図の左側の符号は第５図中の
同じ符号の部分の波形を示す。

以下、第６図を参照して第５図の動作を説明する。

（１）　　送信部（第５図の左側及び第６図（ａｌ参照
）オンになったＲＳが入力すると、相手側が受信可能な
状態になるまで遅延回路１１でＲ５を遅延させた後、Ｃ
Ｓとして送り返すと共に、このＲＳで直列／並列変換器
（以下、　Ｓ／Ｐ変換器と省略する）１２を動作させる
。

そして、入力した例えば２．４Ｋｂ／ｓの８口はＳ／Ｐ
変換器で７ビツト並列データに変換してレジスタ１３に
加えらる。ここにはＲ５も加えられているので８ビツト
エンベロープに変換されて多重化部ＭＵＸ（図示せず）
に送られ、ここで他の８ビツトエンベロープと多重化さ
れて１例えば６４Ｋｂへのデータにして伝送路に送出さ
れる。

尚、Ｓ／Ｐ変換器１２をオンのＲ５で起動させる理由は
、ＳＤが入力しない時にＳ／Ｐ変換器が動作してＳＤの
様なものを送出しない様にする為である。

（２）　　受信部（第５図の右側及び第６図（ｂｌ参照
）受信された多重化データは分離部ＤＭＵＸ　（図示せ
ず）で分離されて８ビットのエンベロープに変換された
後、レジスタ２３を介して７ビツトのＰ／Ｓ変換器２２
に転送され、直列データに変換されて順次。

出力される。

ここで、レジスタ２３が空になると、　Ｐ／Ｓ変換器に
転送された７ビツトが未だ残っていても次の７ビツトが
ここに取り込まれ、対応するＣＤがすぐに出力される。

この時、ＣＤがオフになっていると。

Ｐ／Ｓ変換器２２に残っているデータは直列データに変
換されて出力されてもＤＴＥ−２に取り込まれない。

そこで、これを防ぐ為、レジスタ２３から出力されるＣ
Ｄを遅延回路２１で１例えば第６図（ｂ）　−ＣＤに示
・す様に１４ビツト分だけ遅延させることにより、　Ｐ
／Ｓ変換器２２に残っているＲＤが全てＤＴＥ−２に取
り込まれる。尚、上記の動作は実施例で図を用いて詳細
に説明している。

しかし、ＣＤを１４ビツト遅延させたことにより。

ＲＳとＳＤが同時に送信部に入力する場合には受信部に
おいてＲＤの先頭が１４ビツト欠落する。そこで、これ
を防ぐ為に送信部の遅延回路１１の遅延時間を第６図（
ａ）−Ｃ３の様に１例えば２１ビツトにすれば第６図（
ｂ）に示す様にＩ？ＤはＣＤのオンの部分に入り、デー
タの欠落はなくなる。

〔発明が解決しようとする課題〕

しかし、ＤＴＥ−１でＣ３を見ないものがあるが、この
様なものでは第７図（ａ）に示す様にＲ３とＳＯとは同
時に送出されるので、受信部では第７図（ｂ）に示す様
にＲＤの先頭データの１４ビツトが欠落する。

又、ＣＳを見るＤＴＩＩＩ−１に対しては、　ＲＳオン
−ＣＳオン、　ＳＤ送出まで、無駄時間が入る為に伝送
効率が低下し、所定時間内に伝送できるデータ量が低下
すると云う２つの問題点がある。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、ｌはオンの送信要求信号が入力した時に動作を開
始して入力する送信データを並列データに変換し、該送
信要求信号を用いてｎビット構成（ｎは正の整数）のエ
ンベロープに変換して送出する送信部で、２は受信した
ｎビット構成のエンベロープを受信データとキャリアデ
テクト信号とに分離して出力する受信部である。

又、３は該分離したギヤリアデテクト信号を入力する受
信タイミングクロックのｍビット分遅延させる遅延手段
で、４は該遅延手段の出力と該分離したキャリアデテク
ト信号とを合成する合成手段である。

〔作用〕

本発明はデータ端末装置がデータ伝送装置の送信部、受
信部を介して別のデータ端末装置とデータ伝送を行う際
、受信部に遅延手段と合成手段とを設けて、受信したキ
ャリアデテクト信号を所定時間遅延させたものと、遅延
させないものとを合成する様にした。

これにより、上記のキャリアデテクト信号のオンになる
タイミングは同時で、オフになるタイミングを所定時間
遅延させたキャリアデテクト信号が外部に送出されるの
で、受信したキャリアデテクト信号がオン−オフになっ
ても、外部に送出されるキャリアデテクト信号はまだ所
定時間オンになるので、出力データはデータ端末装置に
取り込まれる。

又、送信部では送信可信号を送信要求信号と同時に送り
返すので、無駄な遅延により生じたいた伝送効率の低下
は改善され、所定時間内に伝送できるデータ量の低下は
なくなる。

〔実施例〕

第２図は実施例のブロック図、第３図は第２図の動作説
明図を示す。

ここで、遅延回路３１は遅延手段３の構成部分、ＯＲゲ
ート４１は合成手段４の構成部分である。尚、全図を通
じて同一符号は同一対象物を示す。以下、エンベロープ
は従来例と同じ８ビツト構成として第３図を参照して第
２図の動作を説明する。

（１）　　送信部（第３図（ａｌ参ＷＩ）オンのＲＳが
入力すると直ちにＣ８が送り返されるので、第３図（ａ
）に示す様にＲ３，Ｃ３，ＳＤの立上りは一致する。又
、このＲ５でＳ／Ｐ変換器１２がオンになり、ＳＤの７
ビツトがＳ／Ｐ変換器１２で並列に変換され、レジスタ
１３でＲ３と一緒にして８ビットエンベロープを構成し
て送出される。

（２）受信部（第３図（ｂ）参照） レジスタ２３から取り出されたＣＤと、遅延回路３１で
所定時間遅延されたＣＤとをＯＲゲート４１で加えて合
成したものをＣＤ信号として外部に送出する（第２図参
照）。

今、第３図（ｂ）−■に示す様に４デ一タ列（ＣＤ　：
オン）、Ｂデータ列（ＣＤ　；オン）、Ｃのデータなし
。

（ＣＤ　：オフ）が順次、レジスタ２３に入り、　Ｐ／
Ｓ変換器２２に転送されるとする。

先ず、Ａデータ列はレジスタ２３に入ると、オンのＣＤ
は該３図（ｂ）−■に示す様に直ちに外部に送出される
と共に、７ビツトのデータはＰ／Ｓ変換器２２に転送さ
れ、第３図（ｂ）−〇に示す受信タイミングクロンクを
用いてこの変換器から順次、直列に変換されて外部に送
出される。

一方、レジスタ２３はＡデータ列がＰ／Ｓ変換器２２に
転送されると空になるので、最後のＢデータ列が入力し
、オンのＣＤが引き続き出力されるので、゛＾データ列
の直列デ７夕は全てＤＴＩＩ！−２（図示せず）に取り
込まれる。

次に、Ｂデータ列はＡデータ列と同様にＰ／Ｓ変換器２
２に転送され、受信タイミングクロックを用いてこの変
換器から順次に直列に変換されて外部に送出されるが、
空いたレジスタ２３にはデータなし、、　ＣＯオフのＣ
が入るので、第３図（ｂ）−■に示す様に第３図（ｂ）
−■のＣＤがオフになる。そこで、Ｒデータ列はＤＴＢ
−２に取り込まれなくなる。

しかし、第３図（ｂｌ−■に示す様に遅延回路３１で。

例えば７ビツト遅延されたオンのＣＤがＯＲゲート４１
を介して送出される。そこで、第３図（ｂｌ−■に示す
様にＢデータ列の直列データの全てがＤＴＥ−２に取り
込まれる。

ここで、遅延回路３１は１例えばｎ段のシフトレジスタ
で構成し、シフトレジスタの出力を口。〜Ｑ７まで選択
できる様にすることにより、ｎビット構成のエンベロー
プに対応することができる。

又、送信部は第３図（ａ）に示す様にＩ？Ｓが入力した
時、直ちにＣＳを送出するので、従来例よりもデータ伝
送量が増加する。更に、ＣＳを見ないＤＴＨ−１に対し
てはＲＯの先頭データが欠落することがない。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、　ＣＳを見な
いＤＴＩＥに対してＲＤの先頭データが欠落ずするこ、
とがなくなると共に、０７８間で所定時間内に伝送され
るデータ量の低下がなくなると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は実施例のブロック図、 第３図は第２図の動作説明図、 第４図はデータ伝送手順説明図、 第５図は従来例のブロック図、 第６図は第５図の動作説明図、 第７図は第５図の問題点説明図を示す。 図において、 ｌは送信部、 ２は受信部、 ３は遅延手段、 ４は合成手段を示す。 Ｆ？ｓ 、ＳＤ （シ）■ＣＤ　　　　　　　　　−一−コーー茅　２０
の勃づ下濾口月θ 茶　３　■

Claims (1)

1. 【特許請求の範囲】 オンの送信要求信号が入力した時に動作を開始して入力
   する送信データを並列データに変換し、該送信要求信号
   を用いてｎビット構成（ｎは正の整数）のエンベロープ
   に変換して送出する送信部（１）と、受信したｎビット
   構成のエンベロープを受信データとキャリアデテクト信
   号とに分離して出力する受信部（２）とを有するデータ
   伝送装置において、 該分離したキャリアデテクト信号を入力する受信タイミ
   ングクロックのｍビット分遅延させる遅延手段（３）と
   、該遅延手段の出力と該分離したキャリアデテクト信号
   とを合成する合成手段（４）とを設け、該合成手段（４
   ）の出力をキャリアデテクト信号として送出する様な構
   成にしたことを特徴とする送信要求信号伝送回路。