JPH01235275A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH01235275A JPH01235275A JP6115288A JP6115288A JPH01235275A JP H01235275 A JPH01235275 A JP H01235275A JP 6115288 A JP6115288 A JP 6115288A JP 6115288 A JP6115288 A JP 6115288A JP H01235275 A JPH01235275 A JP H01235275A
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- JP
- Japan
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- type semiconductor
- semiconductor device
- mos type
- area
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- Prior art date
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- Pending
Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
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- 238000005516 engineering process Methods 0.000 description 2
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- 238000005452 bending Methods 0.000 description 1
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野］
本発明は、ＭＯＳＦＥＴを用いた半導体集積回路におけ
るソース領域およびドレイン領域のコンタクトと、ポリ
シリコンからなるゲート電極のレイアウトに関する。
るソース領域およびドレイン領域のコンタクトと、ポリ
シリコンからなるゲート電極のレイアウトに関する。
【従来の技術１
従来のＭＯＳ Ｆ ＥＴは、第４図の例に示すように、
ソース領域およびドレイン領域が長方形であった６ ［発明が解決しようとする課題］ しかし前述の従来技術では、ソース領域およびドレイン
領域の面積が比較的大きく、ＭＯＳＦＥＴを並列に作る
にはＭＯＳＦＥＴを直列に作るのに比べて大きな面積を
必要とする。このことよりＭＯ３型半導体装置の集積度
を著しく向上させることが困難であるという問題点を有
する。
ソース領域およびドレイン領域が長方形であった６ ［発明が解決しようとする課題］ しかし前述の従来技術では、ソース領域およびドレイン
領域の面積が比較的大きく、ＭＯＳＦＥＴを並列に作る
にはＭＯＳＦＥＴを直列に作るのに比べて大きな面積を
必要とする。このことよりＭＯ３型半導体装置の集積度
を著しく向上させることが困難であるという問題点を有
する。
そこで本発明は、従来の半導体装置の問題点を解決する
もので、その目的とするところは、より高集積化が可能
なＭＯ５！半導体装置を提供するところにある。
もので、その目的とするところは、より高集積化が可能
なＭＯ５！半導体装置を提供するところにある。
［課題を解決するための手段］
本発明のＭＯ５型半導体装置は、
ａ）ＭＯＳＦＥＴを用いた半導体集積回路において、
ｂ）ソース領域およびドレイン領域の第１から第ｎｆｎ
は、２≦ｎ、の自然数）のコンタクト群と、 Ｃ）クランク状の曲折部を持つポリシリコンからなる第
１から第（ｎ−１）のゲート電極を有し、 ｄ）前記コンタクト群が段々とずれていることと、 ｅｌｋは（１≦ｋ≦ｎ−１）の自然数として、第にのコ
ンタクト群と第（ｋ＋１）のコンタクト群との間に第に
のゲート電極の前記クランク状の曲折部が位置すること
を特徴とする。
は、２≦ｎ、の自然数）のコンタクト群と、 Ｃ）クランク状の曲折部を持つポリシリコンからなる第
１から第（ｎ−１）のゲート電極を有し、 ｄ）前記コンタクト群が段々とずれていることと、 ｅｌｋは（１≦ｋ≦ｎ−１）の自然数として、第にのコ
ンタクト群と第（ｋ＋１）のコンタクト群との間に第に
のゲート電極の前記クランク状の曲折部が位置すること
を特徴とする。
［実 施 例１
本発明の第１の実施例として、第１図にＰ型ＭＯ５ＦＥ
Ｔの平面図を、第２図に等価回路図を示す。
Ｔの平面図を、第２図に等価回路図を示す。
第１図において、斜めハツチ部により示される１０１．
１０２は、Ｐ型ポリシリコンゲート電極であり、１０３
．１０４の領域は前記１０１．１０２をゲート電極とし
て、Ｐ型ＭＯ３ＦＥＴを形成している。
１０２は、Ｐ型ポリシリコンゲート電極であり、１０３
．１０４の領域は前記１０１．１０２をゲート電極とし
て、Ｐ型ＭＯ３ＦＥＴを形成している。
ここで、ソース領域１０３のコンタクトホール１０５と
ドレイン領域１０４のコンタクトホール１０６の間で前
記ゲート電極１０１，１０２が曲折しており、その結果
、ソース領域およびドレイン領域の幅が、前記１０５．
１０６のコンタクトホールが設置されている場所以外は
非常に狭くすることが出来、ＭＯＳＦＥＴの面積が非常
に小さくなっている。
ドレイン領域１０４のコンタクトホール１０６の間で前
記ゲート電極１０１，１０２が曲折しており、その結果
、ソース領域およびドレイン領域の幅が、前記１０５．
１０６のコンタクトホールが設置されている場所以外は
非常に狭くすることが出来、ＭＯＳＦＥＴの面積が非常
に小さくなっている。
また、ここで、前記コンタクトホール１０５とソース電
極用アルミ配線１０７を結合し、前記コンタクトホール
１０６とドレイン電極用アルミ配線１０８を結合するこ
とにより、第２図の等価回路図に示すような並列接続さ
れたＭＯＳ Ｆ ＥＴを小面積中に形成することが出来
る。
極用アルミ配線１０７を結合し、前記コンタクトホール
１０６とドレイン電極用アルミ配線１０８を結合するこ
とにより、第２図の等価回路図に示すような並列接続さ
れたＭＯＳ Ｆ ＥＴを小面積中に形成することが出来
る。
次に第２の実施例を、第３図に示す。
第３図では第１図と同様な方法で小面積中に６素子の並
列接続回路を形成している。
列接続回路を形成している。
このように、その素子面積に対応した数のゲート電極を
、前述した方法で設置することにより、数多くのＭＯＳ
ＦＥＴを形成できる。
、前述した方法で設置することにより、数多くのＭＯＳ
ＦＥＴを形成できる。
また、１０７，１０８のアルミ配線を変えることにより
様々な回路を構成することが出来る。
様々な回路を構成することが出来る。
また、第１図、第３図では、Ｐ型ＭＯ５ＦＥＴでの回路
を説明したが、Ｎ型ＭＯ３ＦＥＴでも同様に対応できる
。
を説明したが、Ｎ型ＭＯ３ＦＥＴでも同様に対応できる
。
また、第１図、第３図においてソースｆｉｌ域およびド
レイン領域のコンタクトホールの数は１つであったが、
これは、？Ｉ数においても対応する。
レイン領域のコンタクトホールの数は１つであったが、
これは、？Ｉ数においても対応する。
１発明の効果）
以上述べたように１本発明によれば、多数の並列接続さ
れたＭＯＳ Ｆ ＥＴを小面積、中でも横方向に対して
小面積中に作ることか可能であり、高集積化を可能とす
るものであり、ある限られた面積中に高能力のＭＯＳ
Ｆ ＥＴを作成したい場合等に大きな効果がある。
れたＭＯＳ Ｆ ＥＴを小面積、中でも横方向に対して
小面積中に作ることか可能であり、高集積化を可能とす
るものであり、ある限られた面積中に高能力のＭＯＳ
Ｆ ＥＴを作成したい場合等に大きな効果がある。
また、ドレイン電極面積の縮小により、寄生容量が減少
する。それにより、消費電力が低下するという効果もあ
る。
する。それにより、消費電力が低下するという効果もあ
る。
また、ドレインの寄生抵抗がトランジスタ抵抗に比べて
小さいものであれば、寄生容量が減ることにより高速化
するという効果もある。
小さいものであれば、寄生容量が減ることにより高速化
するという効果もある。
第１図は、本発明の第１の実施例を示すＰ型ＭＯ３ＦＥ
Ｔの平面図である。 第２図は、第１図の等価回路図である。 第３図は、本発明の第２の実施例を示すＰ型ＭＯＳＦＥ
Ｔの平面図である。 第４図は、従来のＰ型ＭＯ３ＦＥＴの平面図である。 １０１．１０２・・・ゲート電極 １０３・・・ソース領域 １０４・・・ドレイン領域 １０５．１０６．１１０ ・・・コンタクトホール １０７・・・ソース電極用アルミ配線 １０８・・・ドレイン電極用アルミ配 線 １０９・・・ゲート電極用アルミ配線 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務（他１名）第 ／ 図 第 、２ 図
Ｔの平面図である。 第２図は、第１図の等価回路図である。 第３図は、本発明の第２の実施例を示すＰ型ＭＯＳＦＥ
Ｔの平面図である。 第４図は、従来のＰ型ＭＯ３ＦＥＴの平面図である。 １０１．１０２・・・ゲート電極 １０３・・・ソース領域 １０４・・・ドレイン領域 １０５．１０６．１１０ ・・・コンタクトホール １０７・・・ソース電極用アルミ配線 １０８・・・ドレイン電極用アルミ配 線 １０９・・・ゲート電極用アルミ配線 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務（他１名）第 ／ 図 第 、２ 図
Claims (1)
- 【特許請求の範囲】 ａ）絶縁ゲート電界効果トランジスタ（以下、ＭＯＳＦ
ＥＴと略す）を用いた半導体集積回路において、 ｂ）ソース領域およびドレイン領域の第１から第ｎ（ｎ
は、２≦ｎ、の自然数）のコンタクト群と、 ｃ）クランク状の曲折部を持つポリシリコンからなる第
１から第（ｎ−１）のゲート電極を有し、 ｄ）前記コンタクト群が段々とずれていることと、 ｅ）ｋは（１≦ｋ≦ｎ−１）の自然数として、第ｋのコ
ンタクト群と第（ｋ＋１）のコンタクト群との間に第ｋ
のゲート電極の前記クランク状の曲折部が位置すること
を特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6115288A JPH01235275A (ja) | 1988-03-15 | 1988-03-15 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6115288A JPH01235275A (ja) | 1988-03-15 | 1988-03-15 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01235275A true JPH01235275A (ja) | 1989-09-20 |
Family
ID=13162864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6115288A Pending JPH01235275A (ja) | 1988-03-15 | 1988-03-15 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01235275A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203270A (ja) * | 1989-12-29 | 1991-09-04 | Sharp Corp | 半導体装置 |
| US6246080B1 (en) | 1998-05-14 | 2001-06-12 | Nec Corporation | Semiconductor device having bent gate electrode and process for production thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51139286A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Multi-layer wiring pattern |
| JPS5940565A (ja) * | 1982-08-30 | 1984-03-06 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-03-15 JP JP6115288A patent/JPH01235275A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51139286A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Multi-layer wiring pattern |
| JPS5940565A (ja) * | 1982-08-30 | 1984-03-06 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203270A (ja) * | 1989-12-29 | 1991-09-04 | Sharp Corp | 半導体装置 |
| US6246080B1 (en) | 1998-05-14 | 2001-06-12 | Nec Corporation | Semiconductor device having bent gate electrode and process for production thereof |
| US6387760B2 (en) | 1998-05-14 | 2002-05-14 | Nec Corporation | Method for making semiconductor device having bent gate electrode |
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