JPH01235873A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01235873A JPH01235873A JP63064520A JP6452088A JPH01235873A JP H01235873 A JPH01235873 A JP H01235873A JP 63064520 A JP63064520 A JP 63064520A JP 6452088 A JP6452088 A JP 6452088A JP H01235873 A JPH01235873 A JP H01235873A
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- JP
- Japan
- Prior art keywords
- output
- terminal
- test
- output buffers
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特に半導体集積
回路に内蔵されたスキャンパスを用いたテスト回路に関
するものである。
回路に内蔵されたスキャンパスを用いたテスト回路に関
するものである。
第３図は従来の半導体集積回路装置の一例を示す回路図
であり、図において、１は機能ブロック、２〜５は出力
バッファ、６〜９は外部ビン、４０はチップ、４１〜４
４は端子、４７は電源配線、４８は接地配線である。
であり、図において、１は機能ブロック、２〜５は出力
バッファ、６〜９は外部ビン、４０はチップ、４１〜４
４は端子、４７は電源配線、４８は接地配線である。
第４図は第３図の各出力バッファ２〜５の回路図である
。ここで、ｐ型ＭＯ３）ランシスタ４５の電源配線４７
とｎ型ＭＯ３）ランシスタ４６の接地配線４８は各出力
バッファ２〜５に対して共通となっている。
。ここで、ｐ型ＭＯ３）ランシスタ４５の電源配線４７
とｎ型ＭＯ３）ランシスタ４６の接地配線４８は各出力
バッファ２〜５に対して共通となっている。
テスト動作時には、チップ４０の外部から端子４１〜４
４を介してテストパターンを入力して機能ブロック１に
所望の論理信号を印加して動作させ、その結果を出力バ
ッファ２〜５を介して外部ビン６〜９に出力して観測す
ることによりテストを行うものである。
４を介してテストパターンを入力して機能ブロック１に
所望の論理信号を印加して動作させ、その結果を出力バ
ッファ２〜５を介して外部ビン６〜９に出力して観測す
ることによりテストを行うものである。
従来の半導体集積回路装置は以上のように構成されてい
るので、テスト結果をチップ４０の外部へ出力する際に
、出力バッファ２〜５の入力電位Ｖｉが同時に変化し、
出力バッファ２〜５に貫通電流及び充放電電流が同時に
流れ、出力バッファ２〜５に対して共通となっている電
源配ｖＡ４７及び接地配′ｆＬＩＡ４８に大電流が流れ
、これが機能ブロック１にノイズとして作用し、誤動作
を生じるという問題点があった。
るので、テスト結果をチップ４０の外部へ出力する際に
、出力バッファ２〜５の入力電位Ｖｉが同時に変化し、
出力バッファ２〜５に貫通電流及び充放電電流が同時に
流れ、出力バッファ２〜５に対して共通となっている電
源配ｖＡ４７及び接地配′ｆＬＩＡ４８に大電流が流れ
、これが機能ブロック１にノイズとして作用し、誤動作
を生じるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、テスト動作時に、電源配線及び接地配線に大
電流が流れて機能ブロックにノイズとして作用し、誤動
作を引き起こすことを防止できる半導体集積回路装置を
提供することを目的とする。
たもので、テスト動作時に、電源配線及び接地配線に大
電流が流れて機能ブロックにノイズとして作用し、誤動
作を引き起こすことを防止できる半導体集積回路装置を
提供することを目的とする。
この発明に係る半導体集積回路装置は、機能ブロックと
複数の出力バッファとの間に、通常動作時に機能プロ・
ツクの出力を出力バッファに与え、テスト動作時に機能
ブロックの出力を外部に取り出すためのスキャンパスを
形成する複数のスキャンレジスタと、スキャンレジスタ
の各々の出力信号の上記複数の出力バッファへの転送を
テストモ ′°−ド信号に応じて制御する複数のト
ランスミッションゲートと、テスト動作時に入力バッフ
ァの入力電位を固定する保持回路とを設けたものである
。
複数の出力バッファとの間に、通常動作時に機能プロ・
ツクの出力を出力バッファに与え、テスト動作時に機能
ブロックの出力を外部に取り出すためのスキャンパスを
形成する複数のスキャンレジスタと、スキャンレジスタ
の各々の出力信号の上記複数の出力バッファへの転送を
テストモ ′°−ド信号に応じて制御する複数のト
ランスミッションゲートと、テスト動作時に入力バッフ
ァの入力電位を固定する保持回路とを設けたものである
。
この発明の半導体集積回路装置においては、機能ブロッ
クと複数の出力バッファとの面にスキャンレジスタとト
ランスミッションゲート及び保持回路とを設けるように
したので、テスト動作時に保持回路で出力バッファの入
力と電源とを接続し、トランスミッションゲートにより
機能ブロックと出力バッファの入力とを遮断することで
、出力バッファの入力電位を一定に保持することができ
、機能ブロック内にノイズが発生しない。
クと複数の出力バッファとの面にスキャンレジスタとト
ランスミッションゲート及び保持回路とを設けるように
したので、テスト動作時に保持回路で出力バッファの入
力と電源とを接続し、トランスミッションゲートにより
機能ブロックと出力バッファの入力とを遮断することで
、出力バッファの入力電位を一定に保持することができ
、機能ブロック内にノイズが発生しない。
以下、この発明の一実施例を図について説明する。
第１図及び第２図は本発明の一実施例による半導体集積
回路装置の回路図である。第１図において、１０〜１３
はスキャンレジスタ、１４〜１７はｎ型ＭＯ３）ランシ
スタ、１８〜２１は出力バッファの入力端子をドレイン
端子とし、電源をソース端子とし、ゲート電極にテスト
モード信号が接続されるｐ型ＭＯ３）ランシスタ、２２
はテスト端子、２３はデータクロツタ入力端子で、スキ
ャンレジスタ１０〜１３のデータクロック入力端子ＴＤ
に接続される。２４はテスト出力端子で、スキャンレジ
スタ１３の出力端子Ｑに接続され、スキャンレジスタ１
３のシフトイン端子Ｓ■は前段のスキャンレジスタ１２
の出力端子Ｑに接続される。同様に、スキャンレジスタ
のシフトイン端子は順次前段のスキャンレジスタの出力
端子Ｑに接続され、その結果として１本のスキャンパス
が形成されている。７１及び７２はクロック入力端子で
、各々スキャンレジスタの第１クロフク入力端子Ｔｌ、
第２クロツク入力端子Ｔ２に接続されている。このスキ
ャンレジスタ１０〜１３の出力は各々ｎ型ＭＯ３）ラン
シスタ１４〜１７を介して出力バッファ２〜５の入力に
接続され、さらにその出力バッファ２〜５の入力は各々
ｐ型ＭＯＳトランジスタ１８〜２１を介して電源に接続
されている。ｎ型ＭＯ３）ランシスタ１４〜１７とｐ型
ＭＯ５）ランシスタ１８〜２１のゲート入力はともにテ
スト端子２２に接続されている。
回路装置の回路図である。第１図において、１０〜１３
はスキャンレジスタ、１４〜１７はｎ型ＭＯ３）ランシ
スタ、１８〜２１は出力バッファの入力端子をドレイン
端子とし、電源をソース端子とし、ゲート電極にテスト
モード信号が接続されるｐ型ＭＯ３）ランシスタ、２２
はテスト端子、２３はデータクロツタ入力端子で、スキ
ャンレジスタ１０〜１３のデータクロック入力端子ＴＤ
に接続される。２４はテスト出力端子で、スキャンレジ
スタ１３の出力端子Ｑに接続され、スキャンレジスタ１
３のシフトイン端子Ｓ■は前段のスキャンレジスタ１２
の出力端子Ｑに接続される。同様に、スキャンレジスタ
のシフトイン端子は順次前段のスキャンレジスタの出力
端子Ｑに接続され、その結果として１本のスキャンパス
が形成されている。７１及び７２はクロック入力端子で
、各々スキャンレジスタの第１クロフク入力端子Ｔｌ、
第２クロツク入力端子Ｔ２に接続されている。このスキ
ャンレジスタ１０〜１３の出力は各々ｎ型ＭＯ３）ラン
シスタ１４〜１７を介して出力バッファ２〜５の入力に
接続され、さらにその出力バッファ２〜５の入力は各々
ｐ型ＭＯＳトランジスタ１８〜２１を介して電源に接続
されている。ｎ型ＭＯ３）ランシスタ１４〜１７とｐ型
ＭＯ５）ランシスタ１８〜２１のゲート入力はともにテ
スト端子２２に接続されている。
第２図は第１図におけるスキャンレジスタの一例を示す
もので、２５は出力端子Ｑ、２９はシフトイン端子ＳＩ
、５２はデータ入力端子Ｄ、５４〜５６はｎ型ＭＯＳト
ランジスタ、５７〜６０はインバータ回路、６１．６２
はラッチ回路、ＴＤはデータクロック入力端子、Ｔ１は
第１クロツク入力端子、Ｔ２は第２クロフク入力端子で
ある。
もので、２５は出力端子Ｑ、２９はシフトイン端子ＳＩ
、５２はデータ入力端子Ｄ、５４〜５６はｎ型ＭＯＳト
ランジスタ、５７〜６０はインバータ回路、６１．６２
はラッチ回路、ＴＤはデータクロック入力端子、Ｔ１は
第１クロツク入力端子、Ｔ２は第２クロフク入力端子で
ある。
次に動作について説明する。
通常動作時には、テスト端子２２には電源電圧が印加さ
れ、ｎ型ＭＯ３）ランシスタ１４〜１７はＯＮＬ、また
データクロック入力端子２３とクロック入力端子７２に
は電源電圧が印加され、りロック入力端子７１には接地
電圧が印加される。
れ、ｎ型ＭＯ３）ランシスタ１４〜１７はＯＮＬ、また
データクロック入力端子２３とクロック入力端子７２に
は電源電圧が印加され、りロック入力端子７１には接地
電圧が印加される。
このため、スキャンレジスタ１０〜１３のデータ入力端
子りと出力端子Ｑは短絡状態となり、機能ブロック１の
論理出力が出力バッファ２〜５を通じて外部ピン６〜９
に出力される。
子りと出力端子Ｑは短絡状態となり、機能ブロック１の
論理出力が出力バッファ２〜５を通じて外部ピン６〜９
に出力される。
テスト動作時には、まずクロック入力端子７１を接地電
圧にした状態で、データクロック入力端子２３にｔ源電
圧を印加することにより、機能ブロックの出力信号を一
旦スキャンレジスタ１０〜１３に記憶させる０次に、デ
ータクロック入力端子２３に接地電圧を印加し、スキャ
ンレジスタ１０〜１３と機能ブロック１との接続を遮断
する。
圧にした状態で、データクロック入力端子２３にｔ源電
圧を印加することにより、機能ブロックの出力信号を一
旦スキャンレジスタ１０〜１３に記憶させる０次に、デ
ータクロック入力端子２３に接地電圧を印加し、スキャ
ンレジスタ１０〜１３と機能ブロック１との接続を遮断
する。
その後、クロック入力端子７１及び７２に２相クロツク
電圧を印加することにより、スキャンレジスタ１０〜１
３の内容をそれぞれのシフトアウト端子Ｑより出力し、
次段のスキャンレジスタのシフトイン端子３１へ入力す
ることを繰り返すことにより、テスト出力ピン２４に機
能ブロック１の出力信号が順次シリアル出力される。機
能ブロック１の出力信号がすべてシリアル出力された後
は、機能ブロック１に引き続いて次の動作をさせて、再
び前述のようにその出力信号を一旦スキャンレジスタ１
０〜１３に記憶させ、テスト出力ピンにシリアル出力さ
せることを繰り返す。
電圧を印加することにより、スキャンレジスタ１０〜１
３の内容をそれぞれのシフトアウト端子Ｑより出力し、
次段のスキャンレジスタのシフトイン端子３１へ入力す
ることを繰り返すことにより、テスト出力ピン２４に機
能ブロック１の出力信号が順次シリアル出力される。機
能ブロック１の出力信号がすべてシリアル出力された後
は、機能ブロック１に引き続いて次の動作をさせて、再
び前述のようにその出力信号を一旦スキャンレジスタ１
０〜１３に記憶させ、テスト出力ピンにシリアル出力さ
せることを繰り返す。
このテスト動作時には、テスト端子２２に接地電圧を印
加しておく。これにより、ｎ型ＭＯ３）ランシスタ１４
〜１７は０ＦＦＬ、ｐ型ＭＯＳトランジスタ１８〜２１
はＯＮするので、出力バッファ２〜５の入力電位は電源
電圧に固定され、出力バッファ２〜５に貫通電流及び充
放１ｔｉｔ流が流れることが防止され、機能ブロック１
内にはノイズが発生しないので、テスト動作時の誤動作
を防止できる。
加しておく。これにより、ｎ型ＭＯ３）ランシスタ１４
〜１７は０ＦＦＬ、ｐ型ＭＯＳトランジスタ１８〜２１
はＯＮするので、出力バッファ２〜５の入力電位は電源
電圧に固定され、出力バッファ２〜５に貫通電流及び充
放１ｔｉｔ流が流れることが防止され、機能ブロック１
内にはノイズが発生しないので、テスト動作時の誤動作
を防止できる。
なお、上記実施例ではスキャンレジスタと出力バッファ
を接続するトランスミッションゲートとしてｎ型ＭＯ３
）ランシスタを、またトランスミッションゲートがＯＦ
Ｆの時に出力バッファの入力と電源とを接続し、出力バ
ッファの入力電位を固定するための保持回路としてｐ型
ＭＯ３）ランシスタを用いたが、これは、上記ｎ型ＭＯ
３）ランシスタの代わりにｐ型ＭＯＳトランジスタを用
い、マタ、ｐ型ＭＯＳトランジスタの代わりに出力バッ
ファの入力端子をドレイン端子、接地をソース端子とす
るｎ型ＭＯＳトランジスタを用い、上記のｐ型ＭＯＳト
ランジスタ及びｎ型ＭＯ３）ランシスタのゲート入力を
テスト端子に接続し、このテスト端子を電源電圧にする
ように構成してもよく、この場合においても、出力バッ
ファの入力電位を接地に固定することができるので、上
記実施例と同様の効果が得られる。
を接続するトランスミッションゲートとしてｎ型ＭＯ３
）ランシスタを、またトランスミッションゲートがＯＦ
Ｆの時に出力バッファの入力と電源とを接続し、出力バ
ッファの入力電位を固定するための保持回路としてｐ型
ＭＯ３）ランシスタを用いたが、これは、上記ｎ型ＭＯ
３）ランシスタの代わりにｐ型ＭＯＳトランジスタを用
い、マタ、ｐ型ＭＯＳトランジスタの代わりに出力バッ
ファの入力端子をドレイン端子、接地をソース端子とす
るｎ型ＭＯＳトランジスタを用い、上記のｐ型ＭＯＳト
ランジスタ及びｎ型ＭＯ３）ランシスタのゲート入力を
テスト端子に接続し、このテスト端子を電源電圧にする
ように構成してもよく、この場合においても、出力バッ
ファの入力電位を接地に固定することができるので、上
記実施例と同様の効果が得られる。
［発明の効果］
以上のようにこの発明の半導体集積回路装置によれば、
機能ブロックと出力バッファの間に、機能ブロックの出
力を入力とする複数のスキャンレジスタと、スキャンレ
ジスタの各々の出力信号を上記出力バッファに伝搬する
か、又は遮断するかを制御する複数のトランスミッショ
ンゲートと、テスト動作時に入カバソファの入力電位を
固定する保持回路とを設けるように構成し、テスト動作
時に出力バッファの入力電位を一定にするようにしたの
で、従来のようにテスト結果をチップの外部へ出力する
際、出力バッファの入力電位が同時に変化して貫通電流
及び充放電電流が流れて機能ブロック内にノイズが発生
する現象を防止でき、テスト動作時の誤動作を防止でき
る効果がある。
機能ブロックと出力バッファの間に、機能ブロックの出
力を入力とする複数のスキャンレジスタと、スキャンレ
ジスタの各々の出力信号を上記出力バッファに伝搬する
か、又は遮断するかを制御する複数のトランスミッショ
ンゲートと、テスト動作時に入カバソファの入力電位を
固定する保持回路とを設けるように構成し、テスト動作
時に出力バッファの入力電位を一定にするようにしたの
で、従来のようにテスト結果をチップの外部へ出力する
際、出力バッファの入力電位が同時に変化して貫通電流
及び充放電電流が流れて機能ブロック内にノイズが発生
する現象を防止でき、テスト動作時の誤動作を防止でき
る効果がある。
第１図は木魚明の一実施例による半導体集積回路装置を
示す回路図、第２図は第１図のスキャンレジスタの一例
を示す回路図、第３図は従来の半導体集積回路装置を示
す回路図、第４図は第３図の出力バッファを示す回路図
ある。 １は機能ブロック、２〜５は出力バッファ、６〜９は外
部ビン、１０〜１３はスキャンレジスタ、１４〜１７は
ｎ型ＭＯ３）ランシスタ、１８〜２１はｐ型ＭＯ３）ラ
ンシスタ、２２はテスト端子、２３はデータクロック入
力端子、２４はテスト出力ピン、２５は出力端子、２９
はシフトイン端子、４０はチップ、４１〜４４は端子、
４７は電源配線、４８は接地配線、５２はデータ入力端
子、５４〜５６はｎ型ＭＯ３）ランシスタ、５７〜６０
はインバータ回路、６１．６２はランチ回路、７１．７
２はクロック入力端子である。 なお図中同一符号は同−又は相当部分を示す。
示す回路図、第２図は第１図のスキャンレジスタの一例
を示す回路図、第３図は従来の半導体集積回路装置を示
す回路図、第４図は第３図の出力バッファを示す回路図
ある。 １は機能ブロック、２〜５は出力バッファ、６〜９は外
部ビン、１０〜１３はスキャンレジスタ、１４〜１７は
ｎ型ＭＯ３）ランシスタ、１８〜２１はｐ型ＭＯ３）ラ
ンシスタ、２２はテスト端子、２３はデータクロック入
力端子、２４はテスト出力ピン、２５は出力端子、２９
はシフトイン端子、４０はチップ、４１〜４４は端子、
４７は電源配線、４８は接地配線、５２はデータ入力端
子、５４〜５６はｎ型ＭＯ３）ランシスタ、５７〜６０
はインバータ回路、６１．６２はランチ回路、７１．７
２はクロック入力端子である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）入力信号を論理演算して出力する機能ブロックと
、その出力を出力する複数の出力バッファとを備えた半
導体集積回路装置において、 通常動作時、上記機能ブロックの出力を上記出力バッフ
ァに与え、テスト動作時、上記機能ブロックの出力を外
部に取り出すためのスキャンパスを形成する複数のスキ
ャンレジスタと、 該複数のスキャンレジスタの出力信号の上記複数の出力
バッハァへの転送をテストモード信号に応じて制御する
複数のトランスミッションゲートと、 該トランスミッションゲートのオフ時に、上記出力バッ
ファの入力電位を固定するための保持回路とを備えたこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064520A JPH01235873A (ja) | 1988-03-16 | 1988-03-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064520A JPH01235873A (ja) | 1988-03-16 | 1988-03-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01235873A true JPH01235873A (ja) | 1989-09-20 |
Family
ID=13260574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63064520A Pending JPH01235873A (ja) | 1988-03-16 | 1988-03-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01235873A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07167919A (ja) * | 1993-12-13 | 1995-07-04 | Nec Corp | 半導体装置 |
-
1988
- 1988-03-16 JP JP63064520A patent/JPH01235873A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07167919A (ja) * | 1993-12-13 | 1995-07-04 | Nec Corp | 半導体装置 |
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