JPS61287315A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61287315A JPS61287315A JP60130205A JP13020585A JPS61287315A JP S61287315 A JPS61287315 A JP S61287315A JP 60130205 A JP60130205 A JP 60130205A JP 13020585 A JP13020585 A JP 13020585A JP S61287315 A JPS61287315 A JP S61287315A
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- circuit
- potential
- semiconductor integrated
- power supply
- integrated circuit
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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- General Engineering & Computer Science (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は９例えば大規模集積回路・メモリＩ、Ｓ工等
の論理ＬＳＩに係る半導体集積回路に関するものである
。
の論理ＬＳＩに係る半導体集積回路に関するものである
。
近年、半導体集積回路は高集積化が進み、１チツプの中
に非常に多くの機能が組み込まれ、複雑化してきている
。一般にこれらの半導体集積回路は多機能ゆえに多くの
入出力端子を必要とするものである。また、複雑化はそ
の内部の観測性及び制御性を低下させるため２通常の入
出力端子だけでは半導体集積回路の動作テストを困難に
しているものであった。従って、動作テストを容易にす
るために内部状態を観測し制御するためのテスト専用入
出力端子を増設するとともに、動作テストを補助する回
路を半導体集積回路内に設けることが必要となる。しか
るに、テスト専用入出力端子作モードとテストモードの
２つのモードに分けて制御する方法が提案されている。
に非常に多くの機能が組み込まれ、複雑化してきている
。一般にこれらの半導体集積回路は多機能ゆえに多くの
入出力端子を必要とするものである。また、複雑化はそ
の内部の観測性及び制御性を低下させるため２通常の入
出力端子だけでは半導体集積回路の動作テストを困難に
しているものであった。従って、動作テストを容易にす
るために内部状態を観測し制御するためのテスト専用入
出力端子を増設するとともに、動作テストを補助する回
路を半導体集積回路内に設けることが必要となる。しか
るに、テスト専用入出力端子作モードとテストモードの
２つのモードに分けて制御する方法が提案されている。
第３図は上記の様な観点から提案されている。
例えば特開昭５８−２０７６４８号公報に示される半導
体集積回路のテストモード設定回路である。
体集積回路のテストモード設定回路である。
図において（１）は通常動作を行なう回路からの出力信
号線、（２）はこの出力信号線と出力パッド（３）との
間に接続された出力反転バッファ、（４）はこの出力反
転バッファからの出力を所定時間ｔｐ 遅延させる遅延
回路、（５）はこの遅延回路からの出力が一方の入力端
に入力されるオア回路、（６）は上記出力信号線の信号
が入力端りに入力され、オア回路（５）の出力がクロッ
ク入力端ＣＫに入力され、す虫ット信号線（８）のリセ
ット信号がリセット端亀に入力され、出力端ｑからテス
トモード信号線（７）及び上記オア回路（５）の他方の
入力にＱ出力を出力するＤ型フリップフロップ回路（以
下、Ｆ／Ｆと略称する。）である。
号線、（２）はこの出力信号線と出力パッド（３）との
間に接続された出力反転バッファ、（４）はこの出力反
転バッファからの出力を所定時間ｔｐ 遅延させる遅延
回路、（５）はこの遅延回路からの出力が一方の入力端
に入力されるオア回路、（６）は上記出力信号線の信号
が入力端りに入力され、オア回路（５）の出力がクロッ
ク入力端ＣＫに入力され、す虫ット信号線（８）のリセ
ット信号がリセット端亀に入力され、出力端ｑからテス
トモード信号線（７）及び上記オア回路（５）の他方の
入力にＱ出力を出力するＤ型フリップフロップ回路（以
下、Ｆ／Ｆと略称する。）である。
次に、この様に構成されたテストモード設定回路の動作
について説明する。まず２通常動作モードにおいて、Ｆ
／ｙ＋ｓ＋のＱ出力端からは論理“Ｏ″が出力されてお
シ、出力信号線（１１に現われる通常動作を行なう回路
からの出力信号は２反転バッファ（２）により出力パッ
ド（４）に伝達されるものである。
について説明する。まず２通常動作モードにおいて、Ｆ
／ｙ＋ｓ＋のＱ出力端からは論理“Ｏ″が出力されてお
シ、出力信号線（１１に現われる通常動作を行なう回路
からの出力信号は２反転バッファ（２）により出力パッ
ド（４）に伝達されるものである。
一方１反転バッファ（２）からの出力は遅延回路（４）
及びオア回路（５）を介してＦ ／ Ｆ ＋６１のクロ
ック入力端ＯＫに入力され、論理“０”から“１″に変
化した時に１１” ／ Ｆ ＋６１が入力端ＤＩＣ入力
された論理を出力端Ｑに保持させるようにするが、出力
信号線（１）における出力信号は所定時間ｔｐ以前に論
理″０”に変化しているものであるから、出力端Ｑから
は常に論理“０”が出力されているものである。゛また
。テストモードにおいては、出力信号線（１）における
出力信号が論理″１”である時に２強制的に出力パッド
（３）に論理“１”を入力する。すると、クロック入力
端ＣＫには論理″０”から“１″に変化する信号が入力
されるため、出力信号の論理“１”を保持してＱ出力端
から出力することになる。とのＱ出力端に現われた論理
“１”の信号はテストモード信号線（７）を介して通常
動作を行なう回路にテスト信号として入力されるもので
ある。
及びオア回路（５）を介してＦ ／ Ｆ ＋６１のクロ
ック入力端ＯＫに入力され、論理“０”から“１″に変
化した時に１１” ／ Ｆ ＋６１が入力端ＤＩＣ入力
された論理を出力端Ｑに保持させるようにするが、出力
信号線（１）における出力信号は所定時間ｔｐ以前に論
理″０”に変化しているものであるから、出力端Ｑから
は常に論理“０”が出力されているものである。゛また
。テストモードにおいては、出力信号線（１）における
出力信号が論理″１”である時に２強制的に出力パッド
（３）に論理“１”を入力する。すると、クロック入力
端ＣＫには論理″０”から“１″に変化する信号が入力
されるため、出力信号の論理“１”を保持してＱ出力端
から出力することになる。とのＱ出力端に現われた論理
“１”の信号はテストモード信号線（７）を介して通常
動作を行なう回路にテスト信号として入力されるもので
ある。
また、Ｑ出力端に現われた論理“１”の信号はオア回路
（５）を介してクロック入力端ＣＫに入力されるため、
常にＱ出力端には論理″１″が現われるものである。そ
して、テストモードから通常動作モードに復帰させるに
は、システムリセットヲかけ、リセット信号線（８）か
らリセット信号をＦ ／ Ｆ（６）のリセット端子ＲＫ
印加させれば良いものである。
（５）を介してクロック入力端ＣＫに入力されるため、
常にＱ出力端には論理″１″が現われるものである。そ
して、テストモードから通常動作モードに復帰させるに
は、システムリセットヲかけ、リセット信号線（８）か
らリセット信号をＦ ／ Ｆ（６）のリセット端子ＲＫ
印加させれば良いものである。
しかるに、この様に構成されたテストモード設定回路に
おいては、テストモードにする際、出力信号線ｆｉｌに
おける出力信号が論理“１”になっている時に行なわね
ばならず、タイミングが難しく。
おいては、テストモードにする際、出力信号線ｆｉｌに
おける出力信号が論理“１”になっている時に行なわね
ばならず、タイミングが難しく。
また、一度テストモードに入ってしまうと、半導体集積
回路内てをリセットしなければならず１通常動作を行な
う回路を一時的に止めてテストすることは不可能であっ
た。
回路内てをリセットしなければならず１通常動作を行な
う回路を一時的に止めてテストすることは不可能であっ
た。
この発明は上記した点に鑑みてなされたものであり、端
子数を増やすことなく９通常動作を行なう回路を制御で
きる半導体集積回路を得ることを目的とするものである
。
子数を増やすことなく９通常動作を行なう回路を制御で
きる半導体集積回路を得ることを目的とするものである
。
この発明に係る半導体集積回路は、電源電位点に第１電
位が供給されている時は動作せず、第２電位が供給され
ると動作可能となる第２の回路と。
位が供給されている時は動作せず、第２電位が供給され
ると動作可能となる第２の回路と。
この第２の回路が動作すると第１の回路へ信号を送る伝
送回路とを設けたものである。
送回路とを設けたものである。
この発明においては、第２の回路が、電源電位点に第１
電位が供給されている時は何ら動作せず。
電位が供給されている時は何ら動作せず。
第１の回路に影響を及ぼさず、電源電位点に第２電位が
供給されると動作し、伝送回路が信号を第１の回路に送
）、第１の回路が第１電位で動作しているモードとは異
なるモードにて動作させるようにするものである。
供給されると動作し、伝送回路が信号を第１の回路に送
）、第１の回路が第１電位で動作しているモードとは異
なるモードにて動作させるようにするものである。
以下にこの発明の一実施例を第１図に基づい【説明する
と２図において（９）は通常電位である第１電位（この
実施例においては５Ｖ）とテストモード時の電位である
第２電位（この実施例においてはａＶ）が供給される電
源電位点、αｑはこの電源電位点から電力が供給されて
通常動作を行なう第１の回路で第１のしきい値電圧（こ
の実施例においては１■程度）を有したＭＯＳトランジ
スタを主なる構成要素として構成されている論理回路等
であり、Ｘ源電位点（９）Ｋ第１及び第２電位が供給さ
れていると動作可能となるものである。αυは上記電源
電位点（９）に第１電位が供給されているときは動作せ
ず、第２１１ｉ［位が供給されると動作可能となる第２
の回路で、上記電源電位点（９）Ｋ負荷素子Ｉ介してド
レイン電極が接続されるとともに接地電位点にソース電
極が接続され、ゲート電極が上記電源電位点（９）に接
続されるＭＯＳトランジスタα２を有したものであシ、
このＭＯＳトランジスタα２のしきい値電圧は第１の回
路におけるＭＯＳトランジスタのしきい値電圧より高い
（この実施例においては６■程度）ものである。Ｉはこ
の第２の回路が動作すると上記第１の回路αｑヘテスト
モード信号を送る伝送回路で、入力端が上記ＭＯＥ＋ト
ランジスタ（１２のドレイン電極に接続され、電源電位
点（９）から電力が供給される反転バッファで構成され
、この反転バッファは第１電位で動作可能のしきい値電
圧（この実施例においては１■程度）を有したＭＯＳト
ランジスタで構成されるインバータであり、バッファと
してのしきい値電圧が２■程度となっているものである
。αっけ上記伝送回路α４の入力端と接地電位点との間
に接続される雑音除去用コンデンサである。
と２図において（９）は通常電位である第１電位（この
実施例においては５Ｖ）とテストモード時の電位である
第２電位（この実施例においてはａＶ）が供給される電
源電位点、αｑはこの電源電位点から電力が供給されて
通常動作を行なう第１の回路で第１のしきい値電圧（こ
の実施例においては１■程度）を有したＭＯＳトランジ
スタを主なる構成要素として構成されている論理回路等
であり、Ｘ源電位点（９）Ｋ第１及び第２電位が供給さ
れていると動作可能となるものである。αυは上記電源
電位点（９）に第１電位が供給されているときは動作せ
ず、第２１１ｉ［位が供給されると動作可能となる第２
の回路で、上記電源電位点（９）Ｋ負荷素子Ｉ介してド
レイン電極が接続されるとともに接地電位点にソース電
極が接続され、ゲート電極が上記電源電位点（９）に接
続されるＭＯＳトランジスタα２を有したものであシ、
このＭＯＳトランジスタα２のしきい値電圧は第１の回
路におけるＭＯＳトランジスタのしきい値電圧より高い
（この実施例においては６■程度）ものである。Ｉはこ
の第２の回路が動作すると上記第１の回路αｑヘテスト
モード信号を送る伝送回路で、入力端が上記ＭＯＥ＋ト
ランジスタ（１２のドレイン電極に接続され、電源電位
点（９）から電力が供給される反転バッファで構成され
、この反転バッファは第１電位で動作可能のしきい値電
圧（この実施例においては１■程度）を有したＭＯＳト
ランジスタで構成されるインバータであり、バッファと
してのしきい値電圧が２■程度となっているものである
。αっけ上記伝送回路α４の入力端と接地電位点との間
に接続される雑音除去用コンデンサである。
次に、この様に構成された半導体集積回路の動作につい
て説明する。
て説明する。
まず２通常動作モードにおいては、第２図に示すように
電源電位点（９）には第１電位が供給されるため、第２
の回路０υは動作していない。つまシＭＯ８トランジス
タ（１２のゲート・ソース間の電圧はしきい値電圧より
低いため非導通状態になっている。その結果、ノードａ
には第２図に示すように電源電位点（９）の第１電位が
現われる。この第１電位は反転バッファＩにより反転さ
れてノードｂは第２図に示すように接地電位点の電位、
つまりＯＶ、になる。
電源電位点（９）には第１電位が供給されるため、第２
の回路０υは動作していない。つまシＭＯ８トランジス
タ（１２のゲート・ソース間の電圧はしきい値電圧より
低いため非導通状態になっている。その結果、ノードａ
には第２図に示すように電源電位点（９）の第１電位が
現われる。この第１電位は反転バッファＩにより反転さ
れてノードｂは第２図に示すように接地電位点の電位、
つまりＯＶ、になる。
従って、第１の回路ＵＣ＋には何ら影響を及ぼさないた
め、第１の回路部は電源電位点（９）から第１電位を受
けて通常動作することになる。
め、第１の回路部は電源電位点（９）から第１電位を受
けて通常動作することになる。
また、テストモードにおいては、第２図に示すよ５に電
源電位点（９）に第２を位を供給する。すると、第２の
回路ｃ１１１は動作可能状態、つまＪ、ｎｏｓトランジ
スタ圓のゲート・ソース間の電圧がそのしきい値電圧よ
り高くなるため、導通状態になる。 ゛その結果
、ノードａには第２図に示すように接地電位点の電位Ｏ
ｖまで下げられ２反転バッファＩにより反転されて、ノ
ードｂには第２図に示すように電源電位点（９）の第２
電位が現われることになる。このノードｂに現われた第
２電位がテスト信号として第１の回路Ｑｌに入力され、
第１の回路αｑはテストモードにて動作されることにな
る。そして、電源電位点（９）の電位を第１電位に復帰
させると、第２の回路＃は動作せず、つまり、ＭＯＳト
ランジスタ（１２が非導通状態となって第２図に示すよ
うにノードｂが０■となるため、第１の回路０１は通常
動作状態に復帰されることに々る。
源電位点（９）に第２を位を供給する。すると、第２の
回路ｃ１１１は動作可能状態、つまＪ、ｎｏｓトランジ
スタ圓のゲート・ソース間の電圧がそのしきい値電圧よ
り高くなるため、導通状態になる。 ゛その結果
、ノードａには第２図に示すように接地電位点の電位Ｏ
ｖまで下げられ２反転バッファＩにより反転されて、ノ
ードｂには第２図に示すように電源電位点（９）の第２
電位が現われることになる。このノードｂに現われた第
２電位がテスト信号として第１の回路Ｑｌに入力され、
第１の回路αｑはテストモードにて動作されることにな
る。そして、電源電位点（９）の電位を第１電位に復帰
させると、第２の回路＃は動作せず、つまり、ＭＯＳト
ランジスタ（１２が非導通状態となって第２図に示すよ
うにノードｂが０■となるため、第１の回路０１は通常
動作状態に復帰されることに々る。
従って、この実施例においての端子数を増やすことな（
、単に電源電位点（９）に供給する電位を第１電位ある
いは第２電位とすることにより、第１の回路ＣＬ（ｌを
通常動作モードあるいはテストモードにて動作させるこ
とができるものである。
、単に電源電位点（９）に供給する電位を第１電位ある
いは第２電位とすることにより、第１の回路ＣＬ（ｌを
通常動作モードあるいはテストモードにて動作させるこ
とができるものである。
なお、上記実施例においては、第２の回路συをテスト
モード信号発生回路として用いたものとしたが、ｔｉ、
を位点（９）に異常電圧が印加されたとき例えば第１の
回路四を保護するために用いられる異常信号を発生する
ための電源電位異常信号発生回路として用いても良いも
のである。
モード信号発生回路として用いたものとしたが、ｔｉ、
を位点（９）に異常電圧が印加されたとき例えば第１の
回路四を保護するために用いられる異常信号を発生する
ための電源電位異常信号発生回路として用いても良いも
のである。
この発明は２以上に述べたように電源電位点に第１電位
が供給されている時は動作せず、第２電位が供給される
と動作可能となる第２の回路を設けるとともにこの第２
の回路が動作すると第１の回路へ信号を送る伝送回路を
設けたものとしたので、端子数を増やすことなく、電源
電位点に供給される電位が変わることにより第１の回路
を通常動作モードとは異なるモードにて動作するように
できるという効果を有するものである。
が供給されている時は動作せず、第２電位が供給される
と動作可能となる第２の回路を設けるとともにこの第２
の回路が動作すると第１の回路へ信号を送る伝送回路を
設けたものとしたので、端子数を増やすことなく、電源
電位点に供給される電位が変わることにより第１の回路
を通常動作モードとは異なるモードにて動作するように
できるという効果を有するものである。
第１図はこの発明の一実施例を示す構成図、第２図は第
１図のものの各部における電位を示すタイミング図、第
３図は従来のテストモード設定回路を示す構成図である
。 図において（９）は電源電位点、 ＋Ｉｔ）は第１の回
路。 αυは第２の回路、α２はＭＯＳトランジスタ、αＪは
負荷素子、住めは伝送回路である。
１図のものの各部における電位を示すタイミング図、第
３図は従来のテストモード設定回路を示す構成図である
。 図において（９）は電源電位点、 ＋Ｉｔ）は第１の回
路。 αυは第２の回路、α２はＭＯＳトランジスタ、αＪは
負荷素子、住めは伝送回路である。
Claims (6)
- （１）第１電位及び第２電位が供給される電源電位点、
この電源電位点に上記第１電位が供給されると動作可能
となる第１の回路、上記電源電位点に上記第１電位が供
給されているときは動作せず、上記第２電位が供給され
ると動作可能となる第２の回路、この第２の回路が動作
すると上記第１の回路へ信号を送る伝送回路を備えた半
導体集積回路。 - （２）第２電位は第１電位より高い電位であり、第１の
回路は第１電位で動作可能の第１のしきい値電圧を有し
たＭＯＳトランジスタを主なる構成要素として構成され
たものであり、第２の回路は第１電位では動作せず第２
電位で動作可能の上記第１のしきい値電圧より高い第２
のしきい値電圧を有したＭＯＳトランジスタを主なる構
成要素として構成されたものであることを特徴とする特
許請求の範囲第１項記載の半導体集積回路。 - （３）第２の回路は、電源電位点に負荷素子を介してド
レイン電極が接続されるとともに接地電位点にソース電
極が接続され、ゲート電極が電源電位点に接続されるＭ
ＯＳトランジスタを有したものであることを特徴とする
特許請求の範囲第１項又は第２項記載の半導体集積回路
。 - （４）伝送回路は、第２の回路のＭＯＳトランジスタの
ドレン電極に入力端が接続される反転バッファを有した
ものであることを特徴とする特許請求の範囲第１項ない
し第３項のいずれかに記載の半導体集積回路。 - （５）第２の回路はテストモード信号発生回路であるこ
とを特徴とする特許請求の範囲第１項ないし第４項のい
ずれかに記載の半導体集積回路。 - （６）第２の回路は電源電位異常信号発生回路であるこ
とを特徴とする特許請求の範囲第１項ないし第４項のい
ずれかに記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60130205A JPS61287315A (ja) | 1985-06-13 | 1985-06-13 | 半導体集積回路 |
| US06/871,548 US4706157A (en) | 1985-06-13 | 1986-06-06 | Semiconductor intergrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60130205A JPS61287315A (ja) | 1985-06-13 | 1985-06-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61287315A true JPS61287315A (ja) | 1986-12-17 |
| JPH0581056B2 JPH0581056B2 (ja) | 1993-11-11 |
Family
ID=15028604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60130205A Granted JPS61287315A (ja) | 1985-06-13 | 1985-06-13 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4706157A (ja) |
| JP (1) | JPS61287315A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (6)
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