JPH01237689A - ビデオインタフェイス装置のサンプリングクロック設定方法 - Google Patents
ビデオインタフェイス装置のサンプリングクロック設定方法Info
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- JPH01237689A JPH01237689A JP63063428A JP6342888A JPH01237689A JP H01237689 A JPH01237689 A JP H01237689A JP 63063428 A JP63063428 A JP 63063428A JP 6342888 A JP6342888 A JP 6342888A JP H01237689 A JPH01237689 A JP H01237689A
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- Japan
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- effective display
- sampling clock
- video signal
- initial
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ドツトクロックに一致するようにビデオイ
ンタフェイス装置のサンプリングクロックを設定する方
法に関し、特に自動的且つ正確にサンプリングクロック
を設定できるビデオインタフェイス装置のす・ンブリン
グクロック設定方法に関するものである。
ンタフェイス装置のサンプリングクロックを設定する方
法に関し、特に自動的且つ正確にサンプリングクロック
を設定できるビデオインタフェイス装置のす・ンブリン
グクロック設定方法に関するものである。
［従来の技術］
第３図は従来のビデオインタフェイス装置の概略を示す
ブロック図である。
ブロック図である。
図において、（１）はホスト装置（図示せず）からのビ
デオ信号Ａが久方されるビデオ信号久方端子、（２）は
ビデオ信号Ａを増幅するアンプ、（３）はアナログのビ
デオ信号Ａをディジタル信号に変換するＡＤコンバータ
、（４）はディジタル変換されたビデオ信号Ａが格納さ
れる画面メモリである。
デオ信号Ａが久方されるビデオ信号久方端子、（２）は
ビデオ信号Ａを増幅するアンプ、（３）はアナログのビ
デオ信号Ａをディジタル信号に変換するＡＤコンバータ
、（４）はディジタル変換されたビデオ信号Ａが格納さ
れる画面メモリである。
（５）はホスト装置からの同期信号Ｂが入力される同期
信号入力端子、（６）は同期信号Ｂに同期したサンプリ
ングクロックＣを生成するサンプリングクロック発生回
路、（７）は同期信号Ｂ及びサンプリングクロックＣに
同期して画面メモリ（４）を制御するためのメモリ制御
回路である。
信号入力端子、（６）は同期信号Ｂに同期したサンプリ
ングクロックＣを生成するサンプリングクロック発生回
路、（７）は同期信号Ｂ及びサンプリングクロックＣに
同期して画面メモリ（４）を制御するためのメモリ制御
回路である。
（８）はビデオ信号Ａの１行分に対応したドツトクロッ
ク数を設定するドツトクロック数設定器、くっ）は画面
メモリ（４）の１行当たりの有効表示画素数を設定する
表示画素数設定器である。
ク数を設定するドツトクロック数設定器、くっ）は画面
メモリ（４）の１行当たりの有効表示画素数を設定する
表示画素数設定器である。
（１０）はビデオインタフェイス装置全体を制御するＣ
ＰＵであり、ドツトクロック数設定器（８）及び表示画
面数設定器（９）の各設定値に基づいて、それぞれドツ
トクロック信号り及び制御信号Ｅを生成している。
ＰＵであり、ドツトクロック数設定器（８）及び表示画
面数設定器（９）の各設定値に基づいて、それぞれドツ
トクロック信号り及び制御信号Ｅを生成している。
次に、第３図に示した従来のビデオインタフェイス装置
の動作について説明する。
の動作について説明する。
まず、サンプリングクロックＣを決定するドツトクロッ
ク数をドツトクロック設定器（８）を介して設定する。
ク数をドツトクロック設定器（８）を介して設定する。
このとき、オペレータは、ビデオ信号Ａを出・力してい
るホスト装置のドキュメントを読破するか、又はシンク
ロスコープ等で実際にビデオ信号Ａを観察することによ
ってビデオ信号Ａのドツトクロック周波数値（又は、そ
れに相当する値）を知り、マニュアル操作によりドツト
クロック数を設定する。又、同時に、予め知られている
画面メモリ（４）の有効表示画素数を、表示画素数設定
器（９）を介してマニュアル操作で設定する。
るホスト装置のドキュメントを読破するか、又はシンク
ロスコープ等で実際にビデオ信号Ａを観察することによ
ってビデオ信号Ａのドツトクロック周波数値（又は、そ
れに相当する値）を知り、マニュアル操作によりドツト
クロック数を設定する。又、同時に、予め知られている
画面メモリ（４）の有効表示画素数を、表示画素数設定
器（９）を介してマニュアル操作で設定する。
ＣＰ Ｕ （１０）は、ドツトクロック設定器（８）か
らのドツトクロック数を読込み、これに基づくドツトク
ロック信号りによりサンプリングクロック発生回路（６
）を制御し、同期信号Ｂに同期すると共にドツトクロッ
ク数に一致したサンプリングクロックＣを生成させる。
らのドツトクロック数を読込み、これに基づくドツトク
ロック信号りによりサンプリングクロック発生回路（６
）を制御し、同期信号Ｂに同期すると共にドツトクロッ
ク数に一致したサンプリングクロックＣを生成させる。
このサンプリングクロックＣはＡＤコンバータ（３）及
びメモリ制御回路（７）に入力される。
びメモリ制御回路（７）に入力される。
又、ＣＰ Ｕ （１０）は、表示画素数設定器（９）か
らの有効表示画素数を読込み、これに基づく制御信号に
より、同期信号Ｂ及びサンプリングクロックＣと共にメ
モリ制御回路（７）を制御する。
らの有効表示画素数を読込み、これに基づく制御信号に
より、同期信号Ｂ及びサンプリングクロックＣと共にメ
モリ制御回路（７）を制御する。
ビデオ信号Ａは、ビデオ信号入力端子（１）及びアンプ
（２）を介してＡＤコンバータ（３）に入力され、サン
プリングクロックＣのタイミング毎にディジタル変換さ
れる。
（２）を介してＡＤコンバータ（３）に入力され、サン
プリングクロックＣのタイミング毎にディジタル変換さ
れる。
メモリ制御回路（７）は、ディジタル変換されたビデオ
信号Ａを、同期信号Ｂ、サンプリングクロックＣ及び制
御信号Ｅに基づくタイミング毎に画面メモリ（４）に書
込むと共に、この書込みのアドレスを制御する。
信号Ａを、同期信号Ｂ、サンプリングクロックＣ及び制
御信号Ｅに基づくタイミング毎に画面メモリ（４）に書
込むと共に、この書込みのアドレスを制御する。
こうして、画面メモリ（４）に格納されたビデオ信号Ａ
は、例えば１画面分に達すると画面信号ＦとなってＣＰ
Ｕ （１０）に取込まれ、ＣＲＴなどの表示装置（図
示せず）に出力される。
は、例えば１画面分に達すると画面信号ＦとなってＣＰ
Ｕ （１０）に取込まれ、ＣＲＴなどの表示装置（図
示せず）に出力される。
［発明が解決しようとする課題］
従来のビデオインタフェイス装置のサンプリングクロッ
ク設定方法は以上のように、マニュアル操作により行な
うため、ビデオ信号Ａの発生源となるドキュメントを読
破したり、ビデオ信号Ａを観察していた４しかし、実際
には、ユーザが所有するドキュメントにビデオ信号Ａの
詳細な仕様が記載されることは稀であり、又、記載され
ていたとしてもその値は丸め等の誤差要因を含んでおり
、正確な数値を把握することができないという問題点が
あった。
ク設定方法は以上のように、マニュアル操作により行な
うため、ビデオ信号Ａの発生源となるドキュメントを読
破したり、ビデオ信号Ａを観察していた４しかし、実際
には、ユーザが所有するドキュメントにビデオ信号Ａの
詳細な仕様が記載されることは稀であり、又、記載され
ていたとしてもその値は丸め等の誤差要因を含んでおり
、正確な数値を把握することができないという問題点が
あった。
この発明は上記のような問題点を解決するためになされ
たもので、ビデオ信号のドツトクロック周波数を自動的
に検出して、正確にサンプリングクロックを設定するこ
とのできるビデオインタフェイス装置のサンプリングク
ロック設定方法を得ることを目的とする。
たもので、ビデオ信号のドツトクロック周波数を自動的
に検出して、正確にサンプリングクロックを設定するこ
とのできるビデオインタフェイス装置のサンプリングク
ロック設定方法を得ることを目的とする。
［課題を解決するための手段］
この発明に係るビデオインタフェイス装置のサンプリン
グクロック設定方法は、初期有効表示画素数に基づいて
初期サンプリングクロックを生成する第１ステップと、
初期サンプリングクロックによって自レベルのビデオ信
号を取込んだときの第１有効表示画素数を求める第２ス
テップと、初期有効表示画素数及び第１有効表示画素数
に基づいて仮のドツトクロック数を演算する第３ステッ
プと、仮のドツトクロック数と一致した仮のサンプリン
グクロックにより白レベルのビデオ信号を取込んだとき
の第２有効表示画素数を初期有効表示画素数と比較する
ことにより仮のドツトクロック数を補正する補正ステッ
プとを備えたものである。
グクロック設定方法は、初期有効表示画素数に基づいて
初期サンプリングクロックを生成する第１ステップと、
初期サンプリングクロックによって自レベルのビデオ信
号を取込んだときの第１有効表示画素数を求める第２ス
テップと、初期有効表示画素数及び第１有効表示画素数
に基づいて仮のドツトクロック数を演算する第３ステッ
プと、仮のドツトクロック数と一致した仮のサンプリン
グクロックにより白レベルのビデオ信号を取込んだとき
の第２有効表示画素数を初期有効表示画素数と比較する
ことにより仮のドツトクロック数を補正する補正ステッ
プとを備えたものである。
［作用コ
この発明においては、初期有効表示画素数と一致したサ
ンプリングクロックにより取込まれる白レベルのビデオ
信号の第１有効表示画素数に基づいて仮のドツトクロッ
ク数を演算すると共に、この仮のドツトクロック数によ
り実際に取込まれる第２有効表示画素数に基づいて仮の
ドツトクロック数を自動的に補正する。
ンプリングクロックにより取込まれる白レベルのビデオ
信号の第１有効表示画素数に基づいて仮のドツトクロッ
ク数を演算すると共に、この仮のドツトクロック数によ
り実際に取込まれる第２有効表示画素数に基づいて仮の
ドツトクロック数を自動的に補正する。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例が適用されるビデオインタフェ
イス装置を示すブロック図であり、（１０＾）はＣＰ
Ｕ （１０）に対応しており、（１）〜（７）、（９）
及びＡ〜Ｆは前述と同様のものである。
図はこの発明の一実施例が適用されるビデオインタフェ
イス装置を示すブロック図であり、（１０＾）はＣＰ
Ｕ （１０）に対応しており、（１）〜（７）、（９）
及びＡ〜Ｆは前述と同様のものである。
次に、第１図並びに第２図のフロチャート図を参照しな
がらこの発明の一実施例について説明する。尚、基本動
作については、ＣＰＵ（ＩＯＡ＞がドツトクロック数設
定機能を備えている点を除けば従来と同様なので、ここ
では特に説明しない。
がらこの発明の一実施例について説明する。尚、基本動
作については、ＣＰＵ（ＩＯＡ＞がドツトクロック数設
定機能を備えている点を除けば従来と同様なので、ここ
では特に説明しない。
まず、前述と同様に表示画素数設定器（９）を介して初
期有効表示画素数ＧＯを予め設定する。
期有効表示画素数ＧＯを予め設定する。
ＣＰＵ（ＩＯＡ）は、初期有効表示画素数Ｇｏをそのま
ま初期ドツトクロック数ＤＯとしてドツトクロック信号
りを出力し、この初期ドツトクロック数ＤＯと一致した
初期サンプリングクロックＣＯをサンプリングクロック
発生回路（６）から生成させる（ステップＳ１）。
ま初期ドツトクロック数ＤＯとしてドツトクロック信号
りを出力し、この初期ドツトクロック数ＤＯと一致した
初期サンプリングクロックＣＯをサンプリングクロック
発生回路（６）から生成させる（ステップＳ１）。
この状態で、Ｒ，Ｇ及びＢ信号の全ての電圧レベルが最
大となる白レベルのビデオ信号ＡＯを取込み、このとき
計数される第１有効表示画素数０１を求める（ステップ
Ｓ２）、この第１有効表示画素数０１は、画面信号Ｆに
含まれており、画面メモリ（４）から得られる。
大となる白レベルのビデオ信号ＡＯを取込み、このとき
計数される第１有効表示画素数０１を求める（ステップ
Ｓ２）、この第１有効表示画素数０１は、画面信号Ｆに
含まれており、画面メモリ（４）から得られる。
次に、初期有効表示画素数Ｇｏ及び第１有効表示画素数
Ｇ１に基づいて、仮のドツトクロック数ＤＩ′を、 Ｄ”＝ＧＯ”／Ｇｌ ・・・■により演算
する（ステップＳ３）。
Ｇ１に基づいて、仮のドツトクロック数ＤＩ′を、 Ｄ”＝ＧＯ”／Ｇｌ ・・・■により演算
する（ステップＳ３）。
しかし、仮のドツトクロック数Ｄ”には、ＡＤコンバー
タ（３）における誤差及び演算などによる誤差が含まれ
ているため、以下の補正ステップを行なう。
タ（３）における誤差及び演算などによる誤差が含まれ
ているため、以下の補正ステップを行なう。
まず、仮のドツトクロック数Ｄ８をドツトクロック信号
りとして出力し、このドツトクロック数Ｄ”と一致する
仮のサンプリングクロックＣ８を生成させる（ステップ
Ｓ４）。
りとして出力し、このドツトクロック数Ｄ”と一致する
仮のサンプリングクロックＣ８を生成させる（ステップ
Ｓ４）。
そして、この状態で実際に白レベルのビデオ信号ＡＯを
取込んだときの第２有効表示画素数０２を求め（ステッ
プＳ５）、これを初期有効表示画素数ＧＯと比較する（
ステップＳ６）。
取込んだときの第２有効表示画素数０２を求め（ステッ
プＳ５）、これを初期有効表示画素数ＧＯと比較する（
ステップＳ６）。
もし、ＧＯ≠Ｇ２でなければ、更に両者の大小関係を判
定しくステップＳ７）、Ｇｏ＞０２の場合は、仮のドツ
トクロック数Ｄ８をインクリメント（ステップＳ８）シ
てステップＳ４に戻り、Ｇｏ＜０２の場合は仮のドツト
クロック数Ｄ１をデクリメント（ステップＳ９）シてス
テップＳ４に戻る。
定しくステップＳ７）、Ｇｏ＞０２の場合は、仮のドツ
トクロック数Ｄ８をインクリメント（ステップＳ８）シ
てステップＳ４に戻り、Ｇｏ＜０２の場合は仮のドツト
クロック数Ｄ１をデクリメント（ステップＳ９）シてス
テップＳ４に戻る。
以上のステップ８４〜Ｓ９は初期有効表示画素数ＧＯと
第２有効表示画素数０２とが一致するまで繰り返され、
一致した（ＧＯ＝Ｇ２＞時点で、仮のドツトクロック数
ＤＩ′を真のドツトクロック数としてサンプリングクロ
ックＣを生成させる（ステップＳＩＯ＞ 。
第２有効表示画素数０２とが一致するまで繰り返され、
一致した（ＧＯ＝Ｇ２＞時点で、仮のドツトクロック数
ＤＩ′を真のドツトクロック数としてサンプリングクロ
ックＣを生成させる（ステップＳＩＯ＞ 。
この補正ステップの繰り返し数は、誤差分を除去するの
みであるから、通常１．２回で済む。
みであるから、通常１．２回で済む。
このように、実験的な白レベルのビデオ信号ＡＯを数回
程度取込むことにより、誤差を含まないドツトクロック
信号りに基づいて正確なサンプリングクロックＣが自動
的に設定されるので、ビデオ信号Ａのドツトクロック周
波数と無関係に、ビデオ信号Ａを確実に取込み、画面メ
モリ（４）に格納することができる。従って、ビデオ信
号Ａのドツトクロック周波数に対してフレキシビリティ
を持ったサンプリングクロック設定方法が実現する。
程度取込むことにより、誤差を含まないドツトクロック
信号りに基づいて正確なサンプリングクロックＣが自動
的に設定されるので、ビデオ信号Ａのドツトクロック周
波数と無関係に、ビデオ信号Ａを確実に取込み、画面メ
モリ（４）に格納することができる。従って、ビデオ信
号Ａのドツトクロック周波数に対してフレキシビリティ
を持ったサンプリングクロック設定方法が実現する。
又、シンクロスコープによるビデオ信号Ａの観察や、ド
キュメントのマニュアルを読破する労力を省けるので、
簡単な構成で且つ安価なサンプリングクロック設定方法
が実現する。
キュメントのマニュアルを読破する労力を省けるので、
簡単な構成で且つ安価なサンプリングクロック設定方法
が実現する。
［発明の効果コ
以上のようにこの発明によれば、初期有効表示画素数に
基づいて初期サンプリングクロックを生成する第１ステ
ップと、初期サンプリングクロックにより白レベルのビ
デオ信号を取込で第１有効表示画素数を求める第２ステ
ップと、初期有効表示画素数及び第１有効表示画素数に
基づいて仮のドツトクロック数を演算する第３ステップ
と、仮のドツトクロック数により白レベルのビデオ信号
を取込んだときの第２有効表示画素数を初期有効表示画
素数と比較して仮のドツトクロック数を補正する補正ス
テップとを備え、実際に取込まれる白レベルのビデオ信
号の有効表示画素数に基づいてドツトクロック数を演算
し且つ自動的に補正するようにしたので、サンプリング
クロックが正確になり、精度の高いビデオ信号を取得で
きるビデオインタフェイス装置のサンプリングクロック
設定方法が得られる効果がある。
基づいて初期サンプリングクロックを生成する第１ステ
ップと、初期サンプリングクロックにより白レベルのビ
デオ信号を取込で第１有効表示画素数を求める第２ステ
ップと、初期有効表示画素数及び第１有効表示画素数に
基づいて仮のドツトクロック数を演算する第３ステップ
と、仮のドツトクロック数により白レベルのビデオ信号
を取込んだときの第２有効表示画素数を初期有効表示画
素数と比較して仮のドツトクロック数を補正する補正ス
テップとを備え、実際に取込まれる白レベルのビデオ信
号の有効表示画素数に基づいてドツトクロック数を演算
し且つ自動的に補正するようにしたので、サンプリング
クロックが正確になり、精度の高いビデオ信号を取得で
きるビデオインタフェイス装置のサンプリングクロック
設定方法が得られる効果がある。
第１図はこの発明の一実施例が適用されるビデオインタ
フェイス装置を示すブロック図、第２図はこの発明の一
実施例を示すフロチャート図、第３図は従来のビデオイ
ンタフェイス装置を示すブロック図である。 （４）・・・画面メモリ （６）・・・サンプリングクロック発生回路（９）・・
・表示画素数設定器 （１０＾）・・・ＣＰＵ Ａ・・・ビデオ信号
ＡＯ・・・白レベルのビデオ信号 Ｃ・・・サンプリングクロック ＣＯ・・・初期サンプリングクロック Ｃ１１・・・仮のサンプリングクロックＤ・・・ドツト
クロック信号 Ｄｏ・・・初期ドツトクロック数 Ｄ”・・・仮のドツトクロック数 ＧＯ・・・初期有効表示画素数 Ｇ１・・・第１有効表示画素数 Ｇ２・・・第２有効表示画素数 Ｓｌ・・・第１ステップ Ｓｌ・・・第２ステップ
Ｓ３・・・第３ステップ Ｓ４〜Ｓ９・・・補正ス
テップ尚、図中、同一符号は同−又は相当部分を示す。 第１！！２Ｉ Ａ ：ビデオイ名号 ｃ：ｔンフ゛リンク゛°クロ・ツク Ｄ：Ｆ・ソトグ０−フグＡ茗乗夛 ＧＯ＝ 来月１ＪＡ唱劾オξ示Ｊシ系奎に第 ３ 図 ど ソ
フェイス装置を示すブロック図、第２図はこの発明の一
実施例を示すフロチャート図、第３図は従来のビデオイ
ンタフェイス装置を示すブロック図である。 （４）・・・画面メモリ （６）・・・サンプリングクロック発生回路（９）・・
・表示画素数設定器 （１０＾）・・・ＣＰＵ Ａ・・・ビデオ信号
ＡＯ・・・白レベルのビデオ信号 Ｃ・・・サンプリングクロック ＣＯ・・・初期サンプリングクロック Ｃ１１・・・仮のサンプリングクロックＤ・・・ドツト
クロック信号 Ｄｏ・・・初期ドツトクロック数 Ｄ”・・・仮のドツトクロック数 ＧＯ・・・初期有効表示画素数 Ｇ１・・・第１有効表示画素数 Ｇ２・・・第２有効表示画素数 Ｓｌ・・・第１ステップ Ｓｌ・・・第２ステップ
Ｓ３・・・第３ステップ Ｓ４〜Ｓ９・・・補正ス
テップ尚、図中、同一符号は同−又は相当部分を示す。 第１！！２Ｉ Ａ ：ビデオイ名号 ｃ：ｔンフ゛リンク゛°クロ・ツク Ｄ：Ｆ・ソトグ０−フグＡ茗乗夛 ＧＯ＝ 来月１ＪＡ唱劾オξ示Ｊシ系奎に第 ３ 図 ど ソ
Claims (1)
- 【特許請求の範囲】 ドットクロック数に一致したサンプリングクロックを生
成してビデオ信号を取込むビデオインタフェイス装置の
サンプリングクロック設定方法において、 初期有効表示画素数と一致した初期ドットクロック数に
基づいて初期サンプリングクロックを生成する第１ステ
ップと、 前記初期サンプリングクロックによって白レベルのビデ
オ信号を取込んだときの第１有効表示画素数を求める第
２ステップと、 前記初期有効表示画素数及び前記第１有効表示画素数に
基づいて仮のドットクロック数を演算する第３ステップ
と、 前記仮のドットクロック数と一致した仮のサンプリング
クロックにより前記白レベルのビデオ信号を取込んだと
きの第２有効表示画素数を前記初期有効表示画素数と比
較することにより、前記仮のドットクロック数を補正す
る補正ステップと、を備えたことを特徴とするビデオイ
ンタフェイス装置のサンプリングクロック設定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63063428A JPH0727351B2 (ja) | 1988-03-18 | 1988-03-18 | ビデオインタフェイス装置のサンプリングクロック設定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63063428A JPH0727351B2 (ja) | 1988-03-18 | 1988-03-18 | ビデオインタフェイス装置のサンプリングクロック設定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01237689A true JPH01237689A (ja) | 1989-09-22 |
| JPH0727351B2 JPH0727351B2 (ja) | 1995-03-29 |
Family
ID=13229005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63063428A Expired - Lifetime JPH0727351B2 (ja) | 1988-03-18 | 1988-03-18 | ビデオインタフェイス装置のサンプリングクロック設定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727351B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993015498A1 (fr) * | 1992-01-23 | 1993-08-05 | Fanuc Ltd | Circuit de controle de phase destine a un signal video |
| EP0805430A1 (en) * | 1996-04-26 | 1997-11-05 | Matsushita Electric Industrial Co., Ltd. | Video adapter and digital image display apparatus |
| EP0791913A3 (en) * | 1996-02-22 | 1999-08-25 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
-
1988
- 1988-03-18 JP JP63063428A patent/JPH0727351B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993015498A1 (fr) * | 1992-01-23 | 1993-08-05 | Fanuc Ltd | Circuit de controle de phase destine a un signal video |
| US5396295A (en) * | 1992-01-23 | 1995-03-07 | Fanuc Ltd. | Phase control circuit for controlling phase of video signal and sampling clock signal |
| EP0791913A3 (en) * | 1996-02-22 | 1999-08-25 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US6115075A (en) * | 1996-02-22 | 2000-09-05 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US6304296B1 (en) | 1996-02-22 | 2001-10-16 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US6731343B2 (en) | 1996-02-22 | 2004-05-04 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US7319464B2 (en) | 1996-02-22 | 2008-01-15 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| EP0805430A1 (en) * | 1996-04-26 | 1997-11-05 | Matsushita Electric Industrial Co., Ltd. | Video adapter and digital image display apparatus |
| US5917461A (en) * | 1996-04-26 | 1999-06-29 | Matsushita Electric Industrial Co., Ltd. | Video adapter and digital image display apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0727351B2 (ja) | 1995-03-29 |
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