JPH01237735A - トレースメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトレースメモリ、特に、インサーキットエミュ
レータなどのトレース機能で多ビット幅のデータをある
サイクル毎に順次記憶し、読み出し時には一定のバス幅
で読み出すトレースメモリに関する。

〔従来の技術〕

マイクロコンピュータを使用した応用製品のアプリケー
ションプログラム及びシステム開発時に一般的に用いら
れるインサーキットエミュレータには、大きく分けて２
つの機能がある。

１つは、作成したアプリケーションプログラムを実行さ
せ、その後、指定したある条件、例えばアクセスアドレ
ス又はデータの一致などで、アプリケーションプログラ
ムの実行を停止する機能であり、他の一つは、アプリケ
ーションプログラムをスタートしてから、実行バスサイ
クル、各種ＣＰＵステータスなど、実行中のアプリケー
ションプログラムの実行過程を逐次記憶しておき、記憶
動作終了後に記憶内容をＣＲＴなどの出力装置に表示す
る機能である。一般的に前者をインサーキットエミュレ
ータのブレーク機能、後者をトレース機能と呼んでいる
。

この様なインサーキットエミュレータのブレーク機能と
トレース機能を用いる事により、インサーキットエミュ
レータを利用してプログラムをモジュール単位に分割し
、実行結果を検証する事が可能となり、効率のよいプロ
グラムの開発を行う事ができる。

さて、インサーキットエミュレータのトレース機能を実
現する為には、アプリケーションプログラムの実行中、
バスサイクル発生時に、その時のアドレスバス及びデー
タバス及びバスステータスの値又ＣＰＵの内部ステータ
ス値を順次メモリに記憶しておき、記憶動作終了後にメ
モリの記憶内容を読み出し順次、表示すればよい。

アプリケーションプログラム実行中、発生するバスサイ
クル毎に一度に並列的にメモリに記憶しなければならな
いデータ量は、最近のマイクロコンピュータでは１００
ビット近くになってきている。又トレースの深さ、つま
りメモリの縦方向の容量は、一般的に４にワード程度の
ものが主流となっている。

従って、トレース動作時は、４ｋＸ１００ビット程度の
メモリ容量が必要となってくる。又トレース動作終了後
、トレースデータを表示する為に、通常８または１６ビ
ット幅のデータバスを介してＣＰＵによりトレースデー
タが読み出される。

この様に、一般的にインサーキットエミュレータのトレ
ース機能を実現する為に必要なメモリ装置には、データ
書き込み時には数にワード程度の深さ×１００ビット程
度のビット構成を持ち、データの読み出し時には任意の
深さＸ８／１６ビット構成となる特殊なビット構成のＲ
ＡＭが要求される。

又バスサイクル発生時にメモリに記憶する前記並列デー
タ群の格納アドレスを生成する為に、バスサイクル発生
時に出力される書き込みタイミング信号により＋１イン
クリメントされる専用のアドレス生成回路を設けなけれ
ばならない、このアドレス生成回路は、データ格納アド
レス生成機能の他に、トレース動作終了後蓄積されたト
レースデータの最後尾のアドレス値を保持している為、
この値を利用してトレース表示を、トレース開始点から
終了点まで行う事ができるという機能を持っている。

従来のこの種のトレースメモリは、アドレス生成用カウ
ンタ及び数ｋＸ８〜１６ビット構成の汎用ＲＡＭ十数個
及びデータ読み出し時複数の汎用ＲＡＭより必要な８〜
１６とットデータをセレクトする為の汎用ＲＡＭチップ
セレクト用アドレスデコーダ数個を必要としていた。

〔発明が解決しようとする課題〕

上述した従来のトレースメモリは、多数の並列データ記
憶手段として、多ビット幅の汎用ＲＡＭがない為、８ビ
ット幅の汎用ＲＡＭを多数並列に接続して使用しなけれ
ばならないので、制御回路を含めたメモリ装置の構成部
品が多くなってしまうという欠点がある。

上述した従来のトレースメモリに対し、本発明は多数の
並列データ記憶手段としてメモリセル単位が並列データ
書き込み時のビット幅に対応している大容量のメモリセ
ルで構成されたメモリセルアレイを使用し、又単一のメ
モリセルアレイを使用することでアドレス生成カウンタ
及びデータ読み出し時の特定ビット幅選択用のデータセ
レクタなどの周辺回路を含めて１デバイスで構成できる
という相違点を有する。

〔課題を解決するための手段〕

本発明のトレースメモリは、トレースモード時には多ビ
ット幅のデータが順次に書き込まれ、読み出しモード時
には一定幅で読み出しが行われるトレースメモリにおい
て、 前記トレースモード時に作動するクリア可能なアドレス
生成用のカウンタと、該カウンタ出力又は外部より入力
するアドレス値をモード信号に応答して選択するセレク
タと、 同時にアクセスされるセル単位が前記書き込み時のビッ
ト幅に対応しているメモリセルアレイと、 前記読み出し時のデータの一定幅の並びを選択するデー
タセレクタを有することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の第１の実施例の回路図であり、カウ
ンタ１．４にワード×６４ビットのメモリセルアレイ２
，２つのセレクタ３および９，２つのデコーダ４および
５．入出力コントローラ６゜３つのバッファ７．８およ
び１０その他のゲート類を有している。

カウンタ１は、トレースモードのときに、負論理のパル
スであるトレースタイミング信号１４の後端でアップカ
ウントされ、最大４にワードのアドレス値を生成する事
ができる。セレクタ９は、トレースモードのときにはカ
ウンタ１、また読み出しモードのときにはアドレスバス
１２の各出力を受入れてデコーダ４と５に出力する。デ
コーダ４とデコーダ５は、セレクタ９の出力のうちの６
ビットずつを受取り、デコードし、メモリセルアレイ２
のロウアドレスとカラムアドレスを出力して、４　、に
ワードのうちの１ワードを選択する。

入出力コントローラ６は、内部データバス２３に出力さ
れるバッファ８の出力データを、デコーダ４及びデコー
ダ５で示されるメモリセルへ入力し、又メモリセルアレ
イ２の出力データを内部データバス２３に出力するコン
トロールを行う。このような入力及び出力のコントロー
ルはそれぞれトレースタイミング信号１４及び読み出し
タイミング信号２０の論理レベルによりコントロールさ
れる。

セレクタ３は、内部データバス２３に出力された６４ビ
ットの出力データのうちアドレスバス１３によりセレク
トされる８とットデータをバッファ１０を通じて入出力
データ１１の下位８ビットに出力する。

又トレースアドレス読み出し信号１７をロウレベルにす
る事により入出力データ１１の下位１２ビットには、カ
ウンタ１の出力データをバッファ７を通して出力する事
ができる。

バッファ７．８および１０は、いずれも３ステートバツ
フアであり、それぞれカウントアドレス出力用、データ
入力用およびデータ読み出し用として使用されるのであ
る。

次に第１図の回路の動作について説明する。

本メモリ装置は、従来の技術の項で述べた様に、まずバ
スサイクルの発生など、あるサイクルごとに多数の並列
データを順次記憶し、次に蓄積されたデータを再びある
ビット幅で順次読み出すという使用方法が主となる。従
って、第１の並列データの記憶動作を行う前に、データ
格納アドレス開始点を初期化するべくカウンタ１のクリ
ア動作を行う。

カウンタ１のクリア動作は、以下の様にして行う事がで
きる。モード信号１５をロウレベルとすると、負論理の
トレースタイミング信号１４は、論理反転されたモード
信号１５によりハイレベルにマスクされる為、カウンタ
１をアップカウントする事はできない。この状態で負論
理のクリア信号１６をロウレベルとする事により、カウ
ンタ１のクリア端子がロウレベルとなり、カウンタ１の
出力は“０”となる。カウンタクリア動作を終了したら
、クリア信号１６をハイルベルに戻しておく。

次に、並列データの記憶動作開始直前に、モード信号１
５をハイレベルとする。モード信号１５のハイレベル入
力信号は、負論理のクリア信号１６をハイレベルにマス
クする為、この状態で再びカウンタ１をクリアする事は
できない。また、反転されたモード信号１５のハイレベ
ル信号は、セレクタ９に入力され、セレクタ９はカウン
タ１の出力信号をデコーダ４．５に出力する。同様にモ
ード信号１５のハイレベル入力信号は、負論理のトレー
スアドレス読み出し信号１７．及びトレースデータ読み
出し信号１８及びデータ読み出しタイミング信号２０を
ハイレベルにマスクする為、バッファ７及び１０の出力
制御がインアクティブとなり、カウンタ１により出力さ
れるトレースアドレス値及び内部データバス２３に出力
されるデ−タは入出力データ１１に出力されない。

以上の様な状態で、入出力データ１１に記憶したい６４
ビット幅のデータをセットし、トレースタイミング信号
１４をある一定期間ロウレベルとする事により、バッフ
ァ８の出力制御がアクティブとなり入出力データ１１が
内部データバス２３に入力される。

内部データバス２３に入力された６４ビット幅の書き込
みデータは、カウンタ１の出力データ“０°°をデコー
ダ４及び５がデコードして得られるアドレス値“０“の
１メモリセルに、入出力コントローラ６を通してセット
される。

次に、トレースタイミング信号１４がロウレベルからハ
イレベルに戻るが、そのときの信号の立上がりエツジで
カウンタ１のカウント値が＋１されると同時にバッファ
８の出力制御はインアクティブとなり、入出力データ１
１は内部バス２３に出力されなくなる。又、入出力コン
トローラ６もトレースタイミング信号１４がインアクテ
ィブとなる為メモリセルへの書き込み動作を終了する。

この様にして、次々と入出力データ１１に記憶したいデ
ータをセットし、トレースタイミング信号１４にある一
定幅をもった負論理のパルス信号を入力する事で、自動
的にデータ格納アドレスを生成し、順次に、メモリセル
アレイ２に記憶していく。

必要なデータの記憶処理がすべて終了したら、モード信
号１５を再びロウレベルに戻す。この状態では、論理反
転されたモード信号１５により、トレースタイミング信
号１４がハイレベルにマスクされる為、前述の書き込み
動作を行う事はできない。

次に、メモリセルアレイ２に順次蓄積されたデータを順
次読み出す動作について説明する。

従来の技術で述べた様に、通常データの読み出しは、Ｃ
ＰＵが行う為、１度に読み出す事のできるビット幅は、
読み出す側のＣＰＵのデータバス幅により決められてし
まう。本メモリ装置では、読み出し時のビット幅が８ビ
ット幅となっている。

前述の様にメモリセルアレイ２は６４ビットのセル単位
で構成されている為、読み出し時には６４ビット中の特
定の８ビットをセレクトし、入出力データ１１の下位８
ビットに出力しなければならない。

読み出し動作は、以下の様にして行う事ができる。

前述のモード信号１５をロウレベルにした状態で、まず
書き込み動作終了後のアドレス値を読み出して置く為に
、負論理のトレースアドレス信号１７をロウレベルとす
る。チップセレクト１９及び読み出しタイミング信号２
０をロウレベルとする事で、カウンタ１の出力データ、
即ちアドレス値がバッファ７を通して入出力データ１１
の下位１２ビットに出力される為、この値を外部で読み
出す事ができる。次に、トレースアドレス読み出し信号
１７をハイレベルに戻すと、バッファ７はインアクティ
ブとなり、カウンタ１の出力データは入出力データ１１
に出力されない。

記憶データの読み出し動作は以下の様にして行う。

前述の様に、モード信号１５はロウレベルとなっている
為、セレクタ９は、４にワードのアドレス空間を持つア
ドレスバス１２のデータをデコーダ４及び５に入力し、
６４ビット単位の特定のメモリセルがセレクトされる。

次にチップセレクト１９及び読み出しタイミング信号２
０をロウレベルとする事により、入出力コントローラ６
が出力制御され、６４ビットのセルデータが内部データ
バス２３に出力されセレクタ３に入力される。この時セ
レクタ３にアドレスバス１２と同タイミングで入力する
セレクトデータ指定用のアドレスバス１３の３ビットの
値により、６４ビット中の特定の８とットデータがバッ
ファ１０へ出力される。

バッファ１０の上記入力データは、チップセレクト１９
及び読み出しタイミング信号２０が共にロウレベルの為
、入出力データ１１の下位８ビットへ出力される。

この様にして、アドレスバス１２に入力する４にワード
のアドレス空間と、６４ビット単位のデ−夕の特定の８
ビットを指定するアドレスバス１３の３ビットアドレス
により、擬似的に３２にワード×８ビットのビット構成
を持つメモリとしてメモリセルアレイ２のすべてのセル
データを読み出す事ができる。

第２図は、本発明の第２の実施例の回路であり、第１の
実施例に対して、セレクタ２２とバッファ２４並びにこ
れらの制御のためのゲートが付加されている。

本実施例の基本動作は第１の実施例と同じなので、本節
では第１の実施例と異なる点についてのみ説明する。

セレクタ２２は、内部データバス２３に出力された６４
ビット幅のデータのうちの特定の１６ビットデータをセ
レクトする。また、バッファ２４は、セレクタ２２より
出力される１６ビットデータを入出力データ１１の下位
１６ビットに出力する。出力制御付きバッファである。

本メモリ装置のカウンタのクリア動作及びメモリセルア
レイ２へのデータ書き込み動作及びカウンタ値の外部出
力動作は第１の実施例と同様である。

前述の様に、データの読み出し動作は、ＣＰＵが行う為
、１度に読み出す事のできるデータのビット幅は、読み
出し側のＣＰＵのデータバス幅により決められてしまう
。

本メモリ装置では、読み出し時のビット幅を、読み出し
幅指定信号２１の論理レベルにより８ビット幅又は１６
ビット幅を任意に選択できる。

メモリセル２からのデータ読み出し時、読み出し幅指定
信号２１がロウレベルならばバッファ１０の出力制御が
アクティブとなり、バ；ンファ２４の出力制御がインア
クティブとなる。この状態では、第１の実施例と同様の
動作をする。

次に読み出し幅指定信号２１がハイレベルならばバッフ
ァ１０の出力制御がインアクティブとなり、バッファ２
４の出力制御がアクティブとなる。

この時は、内部データバス２３に出力されている６４ビ
ットの読み出しデータのうち、アドレスバス１３の２ビ
ットのセレクトデータ入力によってセレクタ２２でセレ
クトされた特定の１６とットデータが入出力データ１１
の下位１６ビットに出力される。つまり、アドレスバス
１２に入力する４にワードのアドレス空間と、６４ビッ
ト単位のデータの特定の１６ビットを指定するアドレス
バス１３の２ビットアドレス値により擬似的に１６にワ
ード×１６ビットのビット構成を持つメモリとして、メ
モリセルアレイ２のすべてのセルデータを読み出す事が
できる。

〔発明の効果〕

以上説明した様に本発明は、多数の並列データ記憶手段
としてメモリセル単位が並列データ書き込み時のビット
幅に対応している大容量のメモリセルで構成された単一
のメモリセルアレイを使用することにより、従来は必要
だった多数の汎用ＲＡＭを使用する必要がなくなり、又
、単一メモリセルアレイを使用することで、アドレス生
成カウンタ及びデータ読み出し時の特定ビット幅選択用
のデータセレクタなどの周辺回路を含めて１デバイスで
構成できることにより、メモリ装置の部品点数を減らす
事ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図を表わしている。 １・・・カウンタ、２・・・メモリセルアレイ、３，９
゜２２・・・セレクタ、４．５・・・デコーダ、６・・
・入出力コントローラ、？、８．１０．２４・・・バッ
ファ、１１・・・入出力データ、１２．１３・・・アド
レスバス、１４・・・トレースタイミング信号、１５・
・・モード信号、１６・・・クリア信号、１７・・・ト
レースアドレス読み出し信号、１８・・・トレースデー
タ読み出し信号、１９・・・チップセレクト、２０・・
・読み出しタイミング信号、２１・・・読み出し幅指定
信号、２３・・・内部バス。

Claims (1)

1. 【特許請求の範囲】 トレースモード時には多ビット幅のデータが順次に書き
   込まれ、読み出しモード時には一定幅で読み出しが行わ
   れるトレースメモリにおいて、前記トレースモード時に
   作動するクリア可能なアドレス生成用のカウンタと、該
   カウンタ出力又は外部より入力するアドレス値をモード
   信号に応答して選択するセレクタと、 同時にアクセスされるセル単位が前記書き込み時のビッ
   ト幅に対応しているメモリセルアレイと、 前記読み出し時のデータの一定幅の並びを選択するデー
   タセレクタを有することを特徴とするトレースメモリ。