JPS6160516B2 - - Google Patents
Info
- Publication number
- JPS6160516B2 JPS6160516B2 JP54083588A JP8358879A JPS6160516B2 JP S6160516 B2 JPS6160516 B2 JP S6160516B2 JP 54083588 A JP54083588 A JP 54083588A JP 8358879 A JP8358879 A JP 8358879A JP S6160516 B2 JPS6160516 B2 JP S6160516B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- ram
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003068 static effect Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 102100026758 Serine/threonine-protein kinase 16 Human genes 0.000 description 1
- 101150108263 Stk16 gene Proteins 0.000 description 1
- 101150077668 TSF1 gene Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置に関し特にスタテイツク
RAMの読み出し制御装置に関するものである。
RAMの読み出し制御装置に関するものである。
最近データ処理システムとしてマイクロコンピ
ユータが多用されそこではシステムに内蔵された
メモリのデータを命令により処理するために
RAM読み出し制御装置が用いられている。従来
のRAM読み出し装置は、RAMセルのデータ共通
出力線であるＱと、その反転共通出力線の両者
を備えているにもかかわらず、読み出しアンプに
はＱ又はのいずれかしか結合されていなかつ
た。この為、一旦A.L.U.（Arithmetic Logic
Unitの略）でデータを処理しデータメモリである
RAMに記憶してしまうと、処理された一連デー
タの反転データを得るには、最も一般的な方法と
して、RAMのアドレスを指定し、アキユムレー
タにデータを読み出し、A.L.Uでその反転処理を
し、さらにRAMに書き込む、この操作を毎回
RAMアドレス指定を変えながら実行する必要が
あつた。
ユータが多用されそこではシステムに内蔵された
メモリのデータを命令により処理するために
RAM読み出し制御装置が用いられている。従来
のRAM読み出し装置は、RAMセルのデータ共通
出力線であるＱと、その反転共通出力線の両者
を備えているにもかかわらず、読み出しアンプに
はＱ又はのいずれかしか結合されていなかつ
た。この為、一旦A.L.U.（Arithmetic Logic
Unitの略）でデータを処理しデータメモリである
RAMに記憶してしまうと、処理された一連デー
タの反転データを得るには、最も一般的な方法と
して、RAMのアドレスを指定し、アキユムレー
タにデータを読み出し、A.L.Uでその反転処理を
し、さらにRAMに書き込む、この操作を毎回
RAMアドレス指定を変えながら実行する必要が
あつた。
本発明の目的は容易にメモリの反転データを得
ることのできる記憶装置を提供することにある。
ることのできる記憶装置を提供することにある。
本発明によれば選択信号を記憶するセツト、リ
セツト可能なフリツプフロツプと、その反転出力
線を持つスタテイツクRAMと出力読み出しアン
プの間に、該出力線と反転出力線を、上記選択信
号により制御される制御ゲートを備え、上記フリ
ツプフロツプをセツト又はリセツトすることによ
り、上記スタテイツクRAMに記憶された情報と
その反転情報を任意に選択出来るようにしたこと
を特徴とする。
セツト可能なフリツプフロツプと、その反転出力
線を持つスタテイツクRAMと出力読み出しアン
プの間に、該出力線と反転出力線を、上記選択信
号により制御される制御ゲートを備え、上記フリ
ツプフロツプをセツト又はリセツトすることによ
り、上記スタテイツクRAMに記憶された情報と
その反転情報を任意に選択出来るようにしたこと
を特徴とする。
次に本発明の一実施例を第１図を参照して説明
する。本実施例ではＮチヤンネルMOSトランジ
スタを採用した例について示すがＰチヤンネルで
も本質的には同様である。
する。本実施例ではＮチヤンネルMOSトランジ
スタを採用した例について示すがＰチヤンネルで
も本質的には同様である。
第１図において、ワード線A0〜A3と一対の出
力線とＱとの各交点にはメモリ―セルC0〜C3
が配されており、メモリ―セルC0〜C3はそれぞ
れワード線A0〜A3に制御電極が結合された一対
のゲート（A0，A0Q）、（A1，A1Q）、（A2
，A2Q）および（A3，A3Q）を介して反転共
通出力線と共通出力線Ｑに結合されている。こ
こでメモリ―セルC0〜C3としてはフリツプフロ
ツプ形式の真補の出力信号を発生するものが利用
されるが真補の出力を発生するものであれば何ら
フリツプフロツプ形式のものに特定されるもので
はない。共通出力線Ｑ，は一般にはデイツト線
と呼ばれている。
力線とＱとの各交点にはメモリ―セルC0〜C3
が配されており、メモリ―セルC0〜C3はそれぞ
れワード線A0〜A3に制御電極が結合された一対
のゲート（A0，A0Q）、（A1，A1Q）、（A2
，A2Q）および（A3，A3Q）を介して反転共
通出力線と共通出力線Ｑに結合されている。こ
こでメモリ―セルC0〜C3としてはフリツプフロ
ツプ形式の真補の出力信号を発生するものが利用
されるが真補の出力を発生するものであれば何ら
フリツプフロツプ形式のものに特定されるもので
はない。共通出力線Ｑ，は一般にはデイツト線
と呼ばれている。
出力線ＱとはトランスアーゲートTSF2と
TSF1を介してセンスアンプRAの入力に結合され
ている。トランスフアーゲートTSF2には制御用
フリツプフロツプFFの真出力が制御入力され、
トランスフアーゲートTSF1にはフリツプフロツ
プFFの反転出力が入力されている。
TSF1を介してセンスアンプRAの入力に結合され
ている。トランスフアーゲートTSF2には制御用
フリツプフロツプFFの真出力が制御入力され、
トランスフアーゲートTSF1にはフリツプフロツ
プFFの反転出力が入力されている。
一般にデータ処理をする時のRAMへのデータ
の書き込み及びRAMからのデータの読み出しを
実行する場合、選択信号記憶フリツプフロツプ
FFはシステムの初期状態でセツトされていると
すると、FFの出力はハイレベルであるからゲー
トTSF1は非導通であり、ゲートTSF2が導通して
いることから全てのデータの処理はRAMのデー
タ共通線Ｑすなわちデイジツト線Ｑを介して実行
されることになる。次に一旦処理されてRAMに
記憶された一連のデータの反転データが必要な場
合、上記フリツプフロツプFFを命令等により、
リセツトすることで、FFの出力はロウレベルと
なり、インバータINVの出力が、ハイレベルとな
るので、TSF2が非導通、TSF1が導通となるの
で、RAMのデータ共通線が読み出しアンプに
出力される事になり、指定したRAMのアドレス
の値は全て記憶された値の反転情報として取り扱
う事が出来ることになる。従つて本発明を使用す
る事により大量のデータを扱う例えばビデオシス
テム等に於ては一命令で記憶情報（パターン）を
反転する事が出来、いわゆるソフトウエアの負担
を大幅に軽減出来るものである。
の書き込み及びRAMからのデータの読み出しを
実行する場合、選択信号記憶フリツプフロツプ
FFはシステムの初期状態でセツトされていると
すると、FFの出力はハイレベルであるからゲー
トTSF1は非導通であり、ゲートTSF2が導通して
いることから全てのデータの処理はRAMのデー
タ共通線Ｑすなわちデイジツト線Ｑを介して実行
されることになる。次に一旦処理されてRAMに
記憶された一連のデータの反転データが必要な場
合、上記フリツプフロツプFFを命令等により、
リセツトすることで、FFの出力はロウレベルと
なり、インバータINVの出力が、ハイレベルとな
るので、TSF2が非導通、TSF1が導通となるの
で、RAMのデータ共通線が読み出しアンプに
出力される事になり、指定したRAMのアドレス
の値は全て記憶された値の反転情報として取り扱
う事が出来ることになる。従つて本発明を使用す
る事により大量のデータを扱う例えばビデオシス
テム等に於ては一命令で記憶情報（パターン）を
反転する事が出来、いわゆるソフトウエアの負担
を大幅に軽減出来るものである。
第１図は本発明の一実施例を示す構成図であ
る。C0〜C3はスタテイツクRAMセル、A0〜A3は
アドレス線、ＱはRAMデータ共通線、はＱの
反転データ共通線、A0Q〜A3Qは各アドレスが選
択された時にセルのデータをデータ共通線に導く
選択ゲート、A0〜A3は反転共通線へ導く選
択ゲート。 RAは読み出しアンプ、FFはＱを出力とするか
を出力とするかの選択信号記憶フリツプフロツ
プ、Ｒはそのリセツト入力、Ｓはそのセツト入
力。TSF1はをRAに導くトランスフアゲート、
TSF2はＱをRAに導くトランスフアゲート。INV
はインバータ。
る。C0〜C3はスタテイツクRAMセル、A0〜A3は
アドレス線、ＱはRAMデータ共通線、はＱの
反転データ共通線、A0Q〜A3Qは各アドレスが選
択された時にセルのデータをデータ共通線に導く
選択ゲート、A0〜A3は反転共通線へ導く選
択ゲート。 RAは読み出しアンプ、FFはＱを出力とするか
を出力とするかの選択信号記憶フリツプフロツ
プ、Ｒはそのリセツト入力、Ｓはそのセツト入
力。TSF1はをRAに導くトランスフアゲート、
TSF2はＱをRAに導くトランスフアゲート。INV
はインバータ。
Claims (1)
- １ メモリの真出力が与えられる第１のデイジツ
ト線と、上記メモリの補出力が与えられる第２の
デイジツト線と、読み出しアンプと、上記第１の
デイジツト線と上記読み出しアンプの入力との間
に設けられた第１のゲートと、上記第２のデイジ
ツト線と上記読み出しアンプの入力との間に設け
られた第２のゲートと、一出力が上記第１のゲー
トの制御入力とされ、他出力が上記第２のゲート
制御入力とされたフリツプフロツプとを含み、上
記フリツプフロツプの状態により上記メモリの真
出力および補出力のいずれかを読み出しうるよう
にしたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8358879A JPS567290A (en) | 1979-07-02 | 1979-07-02 | Memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8358879A JPS567290A (en) | 1979-07-02 | 1979-07-02 | Memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS567290A JPS567290A (en) | 1981-01-24 |
| JPS6160516B2 true JPS6160516B2 (ja) | 1986-12-20 |
Family
ID=13806643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8358879A Granted JPS567290A (en) | 1979-07-02 | 1979-07-02 | Memory unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS567290A (ja) |
-
1979
- 1979-07-02 JP JP8358879A patent/JPS567290A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS567290A (en) | 1981-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6151243A (ja) | レジスタ式演算処理装置 | |
| US4314353A (en) | On chip ram interconnect to MPU bus | |
| US5047972A (en) | Digital signal processor with memory having data shift function | |
| JPS5995660A (ja) | デ−タ処理装置 | |
| JPS6128198B2 (ja) | ||
| JPS59188764A (ja) | メモリ装置 | |
| JPS6160516B2 (ja) | ||
| US4694419A (en) | Programmable controller with direct to plant addressing | |
| JPS63116262A (ja) | デ−タ処理装置 | |
| JPH0514359B2 (ja) | ||
| JPS59111533A (ja) | デジタルデ−タ演算回路 | |
| JPS629926B2 (ja) | ||
| WO2025154744A1 (ja) | 中央演算処理装置 | |
| JPS6140628A (ja) | メモリ回路 | |
| JP2702265B2 (ja) | 半導体記憶装置 | |
| JPS6329295B2 (ja) | ||
| JPH0457284A (ja) | 半導体記憶装置 | |
| JPH06349275A (ja) | 半導体記憶装置 | |
| JPS6364141A (ja) | 記憶装置 | |
| JPH0291881A (ja) | 半導体記憶装置 | |
| JPS5971510A (ja) | シ−ケンス制御回路 | |
| JPS61161560A (ja) | メモリ装置 | |
| JPS61289449A (ja) | 高速メモリ診断処理装置 | |
| JPH01237735A (ja) | トレースメモリ | |
| JPS6227423B2 (ja) |