JPH01238166A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01238166A JPH01238166A JP63066118A JP6611888A JPH01238166A JP H01238166 A JPH01238166 A JP H01238166A JP 63066118 A JP63066118 A JP 63066118A JP 6611888 A JP6611888 A JP 6611888A JP H01238166 A JPH01238166 A JP H01238166A
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- Japan
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- electrode
- emitter
- gate electrode
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に関し、
Ｂ ｉ ＣＭＯ３素子におけるバイポーラ型トランジス
タのベース・エミッタ間の寄生抵抗成分を、製造工程を
複雑化することなく低減することを目的とし、 一導電型の半導体基板表面に、逆導電型領域からなるベ
ース領域と、該ベース領域の端部に接続する逆導電型高
濃度領域からなるベースコンタクト領域と、前記ベース
領域内に一導電型領域からなるエミッタ領域ど、該エミ
ッタ領域および前記ベースコンタクト領域にオーミック
接触するエミッタ電極およびベース電極とを具備すると
ともに、該エミッタ電極およびベース電極との間の半導
体基板上に絶縁膜を介して形成された導電性材料層から
なるゲート電極とを具備する構成とした。
タのベース・エミッタ間の寄生抵抗成分を、製造工程を
複雑化することなく低減することを目的とし、 一導電型の半導体基板表面に、逆導電型領域からなるベ
ース領域と、該ベース領域の端部に接続する逆導電型高
濃度領域からなるベースコンタクト領域と、前記ベース
領域内に一導電型領域からなるエミッタ領域ど、該エミ
ッタ領域および前記ベースコンタクト領域にオーミック
接触するエミッタ電極およびベース電極とを具備すると
ともに、該エミッタ電極およびベース電極との間の半導
体基板上に絶縁膜を介して形成された導電性材料層から
なるゲート電極とを具備する構成とした。
本発明は半導体装置の製造方法に関する。
バイポーラ素子とＣＭＯ３素子とを一個のチップ上に集
積したＢｉＣＭＯ３は、バイポーラ型トランジスタの持
つ高速性と、ＣＭＯ３素子が高集積化可能で且つ消費電
力が少ないという、両者の利点を併せ持つことから近年
注目を集めている。
積したＢｉＣＭＯ３は、バイポーラ型トランジスタの持
つ高速性と、ＣＭＯ３素子が高集積化可能で且つ消費電
力が少ないという、両者の利点を併せ持つことから近年
注目を集めている。
第４図に示すバイポーラ型トランジスタは、抵抗値の低
いベースコンタクト部ＢＣとエミッタ領域Ｅとの間隔が
広いと、両者の間の高抵抗領域Ｒの抵抗ｒが高くなり、
これが寄生抵抗としてトランジスタ特性に悪影響を及ぼ
す。そこでこの抵抗成分を低減するために色々な工夫が
なされているが、これは必ずしも容易ではない。
いベースコンタクト部ＢＣとエミッタ領域Ｅとの間隔が
広いと、両者の間の高抵抗領域Ｒの抵抗ｒが高くなり、
これが寄生抵抗としてトランジスタ特性に悪影響を及ぼ
す。そこでこの抵抗成分を低減するために色々な工夫が
なされているが、これは必ずしも容易ではない。
しかも上記ベースコンタクト領域ＢＣおよびエミッタ領
域８表面に形成されるベース電極Ｂ゛やエミッタ電極Ｅ
” の位置、およびこれらパターンの画定は、一般に位
置合わせによって行なっている。そのため」二記高抵抗
部の長さには、位置合わせのバラツキを吸収するための
、位置合わせ余裕を見込まねばならないことから必要以
上に大きくなり、しかもその寸法は一定せず、トランジ
スタの性能向上を妨げている。
域８表面に形成されるベース電極Ｂ゛やエミッタ電極Ｅ
” の位置、およびこれらパターンの画定は、一般に位
置合わせによって行なっている。そのため」二記高抵抗
部の長さには、位置合わせのバラツキを吸収するための
、位置合わせ余裕を見込まねばならないことから必要以
上に大きくなり、しかもその寸法は一定せず、トランジ
スタの性能向上を妨げている。
上記問題はセルファライン（自己整合）法を用いること
ができれば、位置合わせ余裕を見込む必要もなくなり、
且つ製造工程が簡単化されるが、−個のチップ上にバイ
ポーラ型素子とＣＭＯ３素子の双方を形成する必要があ
るため、一方に対する改善手段が他方に悪影響を及ぼさ
ないようにする必要があり、実際には必ずしも容易では
ない。
ができれば、位置合わせ余裕を見込む必要もなくなり、
且つ製造工程が簡単化されるが、−個のチップ上にバイ
ポーラ型素子とＣＭＯ３素子の双方を形成する必要があ
るため、一方に対する改善手段が他方に悪影響を及ぼさ
ないようにする必要があり、実際には必ずしも容易では
ない。
本発明はＢ ｉ ＣＭＯ３素子におけるバイポーラ型ト
ランジスタのベース・エミッタ間の寄生抵抗成分を、製
造工程を複雑化することなく低減することを目的とする
。
ランジスタのベース・エミッタ間の寄生抵抗成分を、製
造工程を複雑化することなく低減することを目的とする
。
本発明においては、第１図に示す如く、ＢｉＣＭＯ３に
おけるバイポーラトランジスタを、エミッタ領域４とベ
ースコンタクト部３の間の半導体基板表面に、絶縁膜５
を介して形成された導電材料層からなるゲート電極Ｇを
設けた構成とした。
おけるバイポーラトランジスタを、エミッタ領域４とベ
ースコンタクト部３の間の半導体基板表面に、絶縁膜５
を介して形成された導電材料層からなるゲート電極Ｇを
設けた構成とした。
このゲート電極Ｇは、ＭＯＳ ＦＥＴのゲート電極と
同様に働くものである。
同様に働くものである。
上記ゲート電極Ｇの表面には、電掻取り出し部を除いて
絶縁膜６が形成される。そこでゲート電極Ｇおよびその
表面を被覆する絶縁膜６をマスクとして、エミッタ領域
４となるｎ″層（またはｐ゛層）とベースコンタクト領
域３となるｐ゛層（またはｎ０層）を形成できる。
絶縁膜６が形成される。そこでゲート電極Ｇおよびその
表面を被覆する絶縁膜６をマスクとして、エミッタ領域
４となるｎ″層（またはｐ゛層）とベースコンタクト領
域３となるｐ゛層（またはｎ０層）を形成できる。
従ってエミッタ領域４およびベースコンタクト領域３は
、ゲート電極と位置整合して形成できる。
、ゲート電極と位置整合して形成できる。
そのため本発明に係るバイポーラトランジスタでは、エ
ミッタ領域４とベースコンタクト領域３との間に、位置
合わせ誤差を吸収するための位置合わせ余裕を見込む必
要がなく、従って寄生抵抗成分が小さくなるとともに、
位置合わせによる寸法やパターンのバラツキが抑制され
る。
ミッタ領域４とベースコンタクト領域３との間に、位置
合わせ誤差を吸収するための位置合わせ余裕を見込む必
要がなく、従って寄生抵抗成分が小さくなるとともに、
位置合わせによる寸法やパターンのバラツキが抑制され
る。
更に、上記ゲート電極Ｇに適当な電圧を印加することに
より、このゲート電極Ｇ直下部にチャネル層が形成され
るので、ベース高抵抗部の抵抗を低（できる。
より、このゲート電極Ｇ直下部にチャネル層が形成され
るので、ベース高抵抗部の抵抗を低（できる。
また、本発明では、位置合わせ余裕を見込む必要がない
ためベース領域およびエミッタ領域とも小さくできるの
で、寄生容量が減少する。
ためベース領域およびエミッタ領域とも小さくできるの
で、寄生容量が減少する。
以下本発明の一実施例を第２図（ａ）〜（ｆ）により説
明する。
明する。
第２図（ａ）に見られる如く、サブストレー■−１上に
ｎ型高濃度（ｎ゛）の埋込み層１−２．その上にｎ−層
からなるコレクタ層１−３が形成された半導体ウェーハ
上に、通常の選択酸化法によりフィールド酸化膜７を形
成して、素子領域８を画定し、この素子領域８表面にｐ
型低濃度層（ｐ−層）２′と、その表面にシリコン酸化
膜のような絶縁膜５゜を形成する。
ｎ型高濃度（ｎ゛）の埋込み層１−２．その上にｎ−層
からなるコレクタ層１−３が形成された半導体ウェーハ
上に、通常の選択酸化法によりフィールド酸化膜７を形
成して、素子領域８を画定し、この素子領域８表面にｐ
型低濃度層（ｐ−層）２′と、その表面にシリコン酸化
膜のような絶縁膜５゜を形成する。
本実施例では、上記コレクタ層１−３が半導体基板また
は層１に相当する。従って本実施例ではｎ型が一導電型
、ｐ型が逆導電型となる。
は層１に相当する。従って本実施例ではｎ型が一導電型
、ｐ型が逆導電型となる。
以下説明の便宜のため第２図（ｂ）〜（ｅ）には、サブ
ストレー）１−１．埋込み層１−２は図示しない。
ストレー）１−１．埋込み層１−２は図示しない。
次いで（ｂ）に示す如く上記絶縁膜５”上に、多結晶シ
リコン層とその上にＳ ｉ Ｏｚ層を堆積し、これの不
要部を除去して、多結晶シリコン（ｐｏｌｙ Ｓｉ）か
らなるゲート電極Ｇ、およびその上面を被覆する絶縁膜
６を形成する。
リコン層とその上にＳ ｉ Ｏｚ層を堆積し、これの不
要部を除去して、多結晶シリコン（ｐｏｌｙ Ｓｉ）か
らなるゲート電極Ｇ、およびその上面を被覆する絶縁膜
６を形成する。
次いで（Ｃ）に示す如く、上記絶縁膜６．ゲート電極Ｇ
と図示はしていないがレジスト膜とを併用して、イオン
注入法により砒素（Ａｓ）や燐（Ｐ）のようなｎ型不純
物を導入してｎ゛層（エミッタ領域）４を形成し、次い
でボロン（Ｂ）のようなｎ型不純物を導入してｐ°層３
°を形成する。
と図示はしていないがレジスト膜とを併用して、イオン
注入法により砒素（Ａｓ）や燐（Ｐ）のようなｎ型不純
物を導入してｎ゛層（エミッタ領域）４を形成し、次い
でボロン（Ｂ）のようなｎ型不純物を導入してｐ°層３
°を形成する。
次いで（ｄ）に示す如く、半導体基板上全面に５ｉ０２
層を堆積し、これの不要部をリアクティブイオンエツチ
ング（ＲＩＥ）法により除去して、素子領域８の表面を
露呈させる。これによってゲート電極Ｇの側壁部に側壁
ＳｉＯ□層６°が形成され、ゲート電極Ｇの要部がすべ
て被覆される。この側壁５ｉＯｚ層６゛とゲート電極Ｇ
上面のＳｉＯ□からなる絶縁膜６は同じ材質であるので
、この両者は一体化し、ゲート電極Ｇは絶縁膜６，６゜
に埋め込まれた形となる。
層を堆積し、これの不要部をリアクティブイオンエツチ
ング（ＲＩＥ）法により除去して、素子領域８の表面を
露呈させる。これによってゲート電極Ｇの側壁部に側壁
ＳｉＯ□層６°が形成され、ゲート電極Ｇの要部がすべ
て被覆される。この側壁５ｉＯｚ層６゛とゲート電極Ｇ
上面のＳｉＯ□からなる絶縁膜６は同じ材質であるので
、この両者は一体化し、ゲート電極Ｇは絶縁膜６，６゜
に埋め込まれた形となる。
なお上記（Ｃ）、 （ｄ）で説明した工程は次のように
変形しても良い。
変形しても良い。
即ち、（Ｃ）の工程で形成したｎ゛層４び２１層３′は
、上記側壁Ｓｉｎ、層を形成した後にイオン注入法によ
り形成しても良い。この場合には、ベースコンタクト領
域とエミッタ領域との間隔が大きくなり、その分抵抗値
が高くなるが、この工程に従えば、図には示していない
ＭＯＳ）ランジスタ部の形成と、バイポーラトランジス
タの形成とを同一工程で同時に行うことができるという
利点がある。またこの製造工程によれば、エミッタ領域
の幅を小さくできるという効果を生じる。
、上記側壁Ｓｉｎ、層を形成した後にイオン注入法によ
り形成しても良い。この場合には、ベースコンタクト領
域とエミッタ領域との間隔が大きくなり、その分抵抗値
が高くなるが、この工程に従えば、図には示していない
ＭＯＳ）ランジスタ部の形成と、バイポーラトランジス
タの形成とを同一工程で同時に行うことができるという
利点がある。またこの製造工程によれば、エミッタ領域
の幅を小さくできるという効果を生じる。
次いで（ｅ）に示す如く、素子領域８の露呈している表
面、即ち、ベースコンタクト領域３とエミッタ領域４の
表面と接触するｎ型不純物およびｎ型不純物を所定量含
有する多結晶シリコン層を堆積させ、これの不要部を選
択的に除去して、ベース電極Ｂ゛およびエミッタ電極Ｅ
゛を形成する。
面、即ち、ベースコンタクト領域３とエミッタ領域４の
表面と接触するｎ型不純物およびｎ型不純物を所定量含
有する多結晶シリコン層を堆積させ、これの不要部を選
択的に除去して、ベース電極Ｂ゛およびエミッタ電極Ｅ
゛を形成する。
なお、前述のエミッタ領域であるｎ“層４は、本工程終
了後にエミッタ電極Ｅ”を拡散源とし、エミッタ電極Ｅ
°中に含まれるｎ型の不純物を拡散させて形成してもよ
い。
了後にエミッタ電極Ｅ”を拡散源とし、エミッタ電極Ｅ
°中に含まれるｎ型の不純物を拡散させて形成してもよ
い。
このあと、ＰＳＧ （燐シリケートガラス）層９および
Ａｆｆｉからなる引き出し電極１０．１１を形成して、
第２図（ｆ）に示すような本発明に係るバイポーラトラ
ンジスタが完成する。
Ａｆｆｉからなる引き出し電極１０．１１を形成して、
第２図（ｆ）に示すような本発明に係るバイポーラトラ
ンジスタが完成する。
上記本実施例のバイポーラトランジスタは、エミッタ領
域およびベースコンタクト領域ｌ域がゲート電極に自己
整合的に形成されるので、位置合わせ誤差がなく、その
ためベースコンタクト領域とエミッタ領域との間に位置
合わせ余裕を見込む必要がなく、また位置合わせ誤差に
よる寸法のバラツキがない。従って高抵抗部の長さを短
くすることができる。
域およびベースコンタクト領域ｌ域がゲート電極に自己
整合的に形成されるので、位置合わせ誤差がなく、その
ためベースコンタクト領域とエミッタ領域との間に位置
合わせ余裕を見込む必要がなく、また位置合わせ誤差に
よる寸法のバラツキがない。従って高抵抗部の長さを短
くすることができる。
更に、上記ゲート電極Ｇに通常のＭＯＳ）ランジスタと
同様に、ゲート電圧を印加しておくと、ゲート電極Ｇ直
下のｐ型層内にチャネルが形成されるので、導電率が高
まるという効果がある。
同様に、ゲート電圧を印加しておくと、ゲート電極Ｇ直
下のｐ型層内にチャネルが形成されるので、導電率が高
まるという効果がある。
ゲート電極Ｇは、ベース電極とは短絡してもよいが、エ
ミッタ電極と短絡すると、エミッタ・ベース間の寄生容
量が増加するので、好ましくない。
ミッタ電極と短絡すると、エミッタ・ベース間の寄生容
量が増加するので、好ましくない。
なお上記一実施例ではゲート電極Ｇを絶縁膜で覆った例
を説明したが、ゲート電極Ｇは必ずしも絶縁膜で覆う必
要はない。
を説明したが、ゲート電極Ｇは必ずしも絶縁膜で覆う必
要はない。
第３図は本発明の他の実施例を示す図であって、ベース
電極Ｂ′およびエミッタ電極Ｅ゛をＡ２で形成した例で
ある。
電極Ｂ′およびエミッタ電極Ｅ゛をＡ２で形成した例で
ある。
このように本発明は、種々変形して実施し得るものであ
って、上記一実施例および他の実施例に限定されるもの
ではない。
って、上記一実施例および他の実施例に限定されるもの
ではない。
以上説明した如く本発明によれば、ベース抵抗を安定に
低くすることが可能であり、また、本発明に係るバイポ
ーラトランジスタは、その各部をＣＭＯ３素子の各部を
形成する工程で同時に形成できるので、Ｂ ｉ ＣＭＯ
３として工程を増加しないで、Ｂｉｐミルトランジスタ
能を上げることができる。
低くすることが可能であり、また、本発明に係るバイポ
ーラトランジスタは、その各部をＣＭＯ３素子の各部を
形成する工程で同時に形成できるので、Ｂ ｉ ＣＭＯ
３として工程を増加しないで、Ｂｉｐミルトランジスタ
能を上げることができる。
第１図は本発明の構成説明図、
第２図（ａ）〜（ｆ）は、本発明一実施例をその製造工
程とともに示す図、 第３図は本発明の他の実施例説明図、 第４図は従来のＢ ｉ ＣＭＯ３の問題点説明図である
。 図において、１は半導体基板または層、２はベース領域
、３はベースコンタクト領域、４はエミッタ領域、６は
絶縁膜、Ｇはゲート電極、Ｂｏはベース電極、ＢＣはベ
ースコンタクト領域、Ｅはエミッタ領域、Ｅｏはエミッ
タ電極を示す。 ４： エミー／７ｎｉ戊゛ Ｂｏ二 ベース電泳 Ｅ’： Ｉミ１り’ｔＪａ Ｇ： ７−）−’を招 ７Ｉ−発σ月＾」〆ｋＴｔ、Ｏ月閏 第１図 不ネｇ、ｆｆ−τ始例ε号の源遣ゴ￥し１１：ネＴｍ第
２図
程とともに示す図、 第３図は本発明の他の実施例説明図、 第４図は従来のＢ ｉ ＣＭＯ３の問題点説明図である
。 図において、１は半導体基板または層、２はベース領域
、３はベースコンタクト領域、４はエミッタ領域、６は
絶縁膜、Ｇはゲート電極、Ｂｏはベース電極、ＢＣはベ
ースコンタクト領域、Ｅはエミッタ領域、Ｅｏはエミッ
タ電極を示す。 ４： エミー／７ｎｉ戊゛ Ｂｏ二 ベース電泳 Ｅ’： Ｉミ１り’ｔＪａ Ｇ： ７−）−’を招 ７Ｉ−発σ月＾」〆ｋＴｔ、Ｏ月閏 第１図 不ネｇ、ｆｆ−τ始例ε号の源遣ゴ￥し１１：ネＴｍ第
２図
Claims (3)
- （１）一導電型の半導体基板または層（１）表面に、逆
導電型領域からなるベース領域（２）と該ベース領域の
端部に接続する逆導電型高濃度領域からなるベースコン
タクト領域（３）と、前記ベース領域内に一導電型領域
からなるエミッタ領域（４）と、該エミッタ領域および
前記ベースコンタクト領域にオーミック接触するエミッ
タ電極（Ｅ′）およびベース電極（Ｂ′）とを具備する
とともに、該エミッタ電極およびベース電極との間の半
導体基板上に絶縁膜を介して形成された導電性材料層か
らなるゲート電極（Ｇ）とを具備することを特徴とする
半導体装置。 - （２）前記ゲート電極（Ｇ）の上部と側面に絶縁膜（６
）を有し、前記エミッタ領域（４）および前記ベースコ
ンタクト領域（３）が、前記ゲート電極（Ｇ）側面の絶
縁膜（６）と、素子領域（８）を画定するフィールド酸
化膜（７）により画定されていることを特徴とする請求
項（１）記載の半導体装置。 - （３）前記ゲート電極（Ｇ）によりエミッタ領域（４）
およびベースコンタクト領域（３）が画定されているこ
とを特徴とする請求項（１）記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066118A JPH01238166A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066118A JPH01238166A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238166A true JPH01238166A (ja) | 1989-09-22 |
Family
ID=13306645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066118A Pending JPH01238166A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238166A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003179067A (ja) * | 2001-09-18 | 2003-06-27 | Agere Systems Guardian Corp | 縦型リプレイスメント・ゲート・トランジスタと両立性のあるバイポーラ接合トランジスタ |
| JP2005252158A (ja) * | 2004-03-08 | 2005-09-15 | Yamaha Corp | バイポーラトランジスタとその製法 |
| JP2009059785A (ja) * | 2007-08-30 | 2009-03-19 | Seiko Instruments Inc | 半導体装置 |
| JP2017079260A (ja) * | 2015-10-20 | 2017-04-27 | 株式会社リコー | 半導体デバイス、撮像装置、電子機器及び半導体デバイスの製造方法 |
-
1988
- 1988-03-18 JP JP63066118A patent/JPH01238166A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003179067A (ja) * | 2001-09-18 | 2003-06-27 | Agere Systems Guardian Corp | 縦型リプレイスメント・ゲート・トランジスタと両立性のあるバイポーラ接合トランジスタ |
| JP2005252158A (ja) * | 2004-03-08 | 2005-09-15 | Yamaha Corp | バイポーラトランジスタとその製法 |
| JP2009059785A (ja) * | 2007-08-30 | 2009-03-19 | Seiko Instruments Inc | 半導体装置 |
| JP2017079260A (ja) * | 2015-10-20 | 2017-04-27 | 株式会社リコー | 半導体デバイス、撮像装置、電子機器及び半導体デバイスの製造方法 |
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