JPH01105578A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01105578A JPH01105578A JP62261591A JP26159187A JPH01105578A JP H01105578 A JPH01105578 A JP H01105578A JP 62261591 A JP62261591 A JP 62261591A JP 26159187 A JP26159187 A JP 26159187A JP H01105578 A JPH01105578 A JP H01105578A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- base
- source
- diffusion layer
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
Landscapes
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特にＤＳＡ構造（Ｄｉ
ｆｆｕｓｉｏｎ Ｓｅｌｆ−Ａｌｉｇｎｍｅｎｔ ）
の縦形の高耐圧パワーとＭＯＳＦＥＴの微細化技術に関
する。
ｆｆｕｓｉｏｎ Ｓｅｌｆ−Ａｌｉｇｎｍｅｎｔ ）
の縦形の高耐圧パワーとＭＯＳＦＥＴの微細化技術に関
する。
ＤＳＡ構造のパワーＭＯ８ＦＥＴについては、（２）工
業調量会発行の電子材料１９８１年９月ｐ、４４〜４８
に記載されている。
業調量会発行の電子材料１９８１年９月ｐ、４４〜４８
に記載されている。
このＤＳ人構造は、たとえば、第７図を参照し、ドレイ
ンとなるｎ１１８ｉ基板１の表面にポリＳｉからなる絶
縁ゲート３を形成し、このゲート３をマスクにしてベー
ス（ｐ型領域）５及びソース（ｎ＋型領領域６を二重に
拡散するこ１とＫよりチャネル長を自己整合的に規定し
、ＭＯ８ＦＥＴセルの高集積化が可能となっている。
ンとなるｎ１１８ｉ基板１の表面にポリＳｉからなる絶
縁ゲート３を形成し、このゲート３をマスクにしてベー
ス（ｐ型領域）５及びソース（ｎ＋型領領域６を二重に
拡散するこ１とＫよりチャネル長を自己整合的に規定し
、ＭＯ８ＦＥＴセルの高集積化が可能となっている。
なお、ソース電極１０はバックゲート（ベース）、５と
短路させ、このベースの一部は高濃度のベース取出し１
層８が設け、られる。
短路させ、このベースの一部は高濃度のベース取出し１
層８が設け、られる。
上述したソース電極を加工する部分は、（１）ｎ”拡散
のための系トレジストパターン形成、り拡散のためのホ
トレジストバタτン形成、（３）ソース電極コンタクト
孔あけのためのホトレジストバターン形成と多くのホト
レジスト工程が必要であり、これらのマスクパターンの
位置合わせのために、セルの寸法を余裕をもたせなけれ
ばならず、これ以上の微細化のネックとなっていた。
のための系トレジストパターン形成、り拡散のためのホ
トレジストバタτン形成、（３）ソース電極コンタクト
孔あけのためのホトレジストバターン形成と多くのホト
レジスト工程が必要であり、これらのマスクパターンの
位置合わせのために、セルの寸法を余裕をもたせなけれ
ばならず、これ以上の微細化のネックとなっていた。
本発明は上記した問題点を解決するためのものであって
、その目的とするところは、ソース電極取り出し部につ
いてもセルファライン化し、さらにＭＯＳＦＥＴのセル
の微細化を図ることにある。
、その目的とするところは、ソース電極取り出し部につ
いてもセルファライン化し、さらにＭＯＳＦＥＴのセル
の微細化を図ることにある。
本発明の前記ならびにそのはかの目的と新規な特徴は、
本明細書の記述と添付図面からあきらかくなろう。
本明細書の記述と添付図面からあきらかくなろう。
本願忙おい【開示される発明のうち代懺的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、半導体基板の一主ＩＩ藺にポリＳｉゲートを
形成し、このゲートを用いてベース及びソースの二重拡
散層を形成する縦形ＭＯ８ＦＥＴの製造方法におい【、
上記ソース拡散は基板上に形成したＳｉ３Ｎ２（シリコ
ン窒化物）マスクによりソース他端を規定し、この８５
Ｎ４１にマスクを用いてゲート表面及びソース拡散層表
面に選択的に酸化膜を形成した後、この激化膜をマスク
にしてベース表面にベース・コンタクト用高濃度拡散層
を形成するものである。
形成し、このゲートを用いてベース及びソースの二重拡
散層を形成する縦形ＭＯ８ＦＥＴの製造方法におい【、
上記ソース拡散は基板上に形成したＳｉ３Ｎ２（シリコ
ン窒化物）マスクによりソース他端を規定し、この８５
Ｎ４１にマスクを用いてゲート表面及びソース拡散層表
面に選択的に酸化膜を形成した後、この激化膜をマスク
にしてベース表面にベース・コンタクト用高濃度拡散層
を形成するものである。
上述した手段によれば、ベース・コンタクト用高濃度拡
散層形成用のマスクパターンの形成はセルファライン化
され、精度を要するパターンはＳｉ、Ｎ４ハターンのみ
であって、目合せの余裕がとれ、寸法の縮小化を実現で
きる。
散層形成用のマスクパターンの形成はセルファライン化
され、精度を要するパターンはＳｉ、Ｎ４ハターンのみ
であって、目合せの余裕がとれ、寸法の縮小化を実現で
きる。
第１図ないし第６図は本発明の一実施例を示すものであ
って、ＤＳＡ構造のパワーＭＯ８ＦＥＴの製造プロセス
を各工程で示す断面図である。
って、ＤＳＡ構造のパワーＭＯ８ＦＥＴの製造プロセス
を各工程で示す断面図である。
以下各工程順に説明する。
口） 第１図に示すように半導体基板、たとえばｎ″″
ＩＬＳｉ基板ｌを熱酸化してゲート酸化膜２を形成し、
その上にポリＳｔをデポジットしパターニングしてポリ
Ｓｉゲート３のパターンを形成する。
ＩＬＳｉ基板ｌを熱酸化してゲート酸化膜２を形成し、
その上にポリＳｔをデポジットしパターニングしてポリ
Ｓｉゲート３のパターンを形成する。
（２） ５ｉｌＮ４をデポジットし、次いでパターニン
グして第２図忙示すようにベースコンタクト部なのこす
ようにＳｉ、Ｎ４マスク４を形成する。
グして第２図忙示すようにベースコンタクト部なのこす
ようにＳｉ、Ｎ４マスク４を形成する。
（３） 上記Ｓｉゲート３及びＳｉ、Ｎ４膜マスク４
を！スフ忙アクセプタ（たとえばＢ）及びドナ（たとえ
ば人Ｓ）を順次イオン打込み・拡散してＩＥ３図に示す
ようにベースｐａ１層５及びソースｎ＋型層６を形成す
る。なお、ペースｐＷｉ層は深く拡散することによって
底部でオーバラップさせる。
を！スフ忙アクセプタ（たとえばＢ）及びドナ（たとえ
ば人Ｓ）を順次イオン打込み・拡散してＩＥ３図に示す
ようにベースｐａ１層５及びソースｎ＋型層６を形成す
る。なお、ペースｐＷｉ層は深く拡散することによって
底部でオーバラップさせる。
＋４１ ５ｉｌＮ４膜マスクを用いて選択酸化を行い、
第４図に示すよ５にＳｉ、Ｎ４膜の形成されズないノー
スｎ＋型層６の表面およびポリＳｉゲートの表面に酸化
膜（ＳｉＯｘ）７を厚く形成する。
第４図に示すよ５にＳｉ、Ｎ４膜の形成されズないノー
スｎ＋型層６の表面およびポリＳｉゲートの表面に酸化
膜（ＳｉＯｘ）７を厚く形成する。
（５１８５Ｎ４膜を熱リン酸等忙より取り除いた状態で
ＢＳＧ（ボロン・シリケート・ガラス）をデポジットし
、激化膜７をマスクに拡散することにより第５図に示す
ようにベースコンタクト用ｐ＋層８を形成する。
ＢＳＧ（ボロン・シリケート・ガラス）をデポジットし
、激化膜７をマスクに拡散することにより第５図に示す
ようにベースコンタクト用ｐ＋層８を形成する。
（６）全［ＫＰＳＧ（リン・シリケート・ガラス）９を
デポジットし、ついで、コンタクト用ホトエッチを行い
、ＡＪをスパッタし、パターニングして第６図忙示すよ
うにペースｐ＋層を短絡するソースＡＪ電極１０を形成
すること忙よりＭＯＳＦＥＴを完成する。
デポジットし、ついで、コンタクト用ホトエッチを行い
、ＡＪをスパッタし、パターニングして第６図忙示すよ
うにペースｐ＋層を短絡するソースＡＪ電極１０を形成
すること忙よりＭＯＳＦＥＴを完成する。
上記した実施例から得られた作用効果は下記のとおりで
ある。
ある。
（１１従来ペース取出しｐ＋拡散のためのマスク工程ト
、コンタクト孔あけのためのマスク工程とを別のホトレ
ジスト加工により形成するため、マスク位置合せ余裕を
必要としたが、本発明ではＳｉ、Ｎ。
、コンタクト孔あけのためのマスク工程とを別のホトレ
ジスト加工により形成するため、マスク位置合せ余裕を
必要としたが、本発明ではＳｉ、Ｎ。
パターンのための１回のマスク工程ですみ、位置合せの
余裕を必要としないためチップ全体の寸法を小さくする
ことかできる。
余裕を必要としないためチップ全体の寸法を小さくする
ことかできる。
たとえばセル寸法を従来５μｍ程度であるのに対し本発
明では３μｍが可能となった。
明では３μｍが可能となった。
（２： 一つのチップでセルの一数が多いことにより
、１つのセル寸法の節減からトータルの場合、たとえば
１００セルとして２００μｍの差、面積忙して２００
μｍの差ができる。
、１つのセル寸法の節減からトータルの場合、たとえば
１００セルとして２００μｍの差、面積忙して２００
μｍの差ができる。
＋３１ セルファライン技術であることにより、歩留
りの向上が期待できる。
りの向上が期待できる。
以上本発明者によりてなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
本Ｂにおいて開示される発明のうち代表的なものにより
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、ＤＳＡ構造のＭＯＳＦＥＴにおいて、チャネ
ル長及びソースコンタクト部のセルファライン化ができ
、チップ寸法の大幅な縮小な央現できる。
ル長及びソースコンタクト部のセルファライン化ができ
、チップ寸法の大幅な縮小な央現できる。
第１図乃至第６図は本発明の一実施例を示すものであっ
て、ＤＳＡ構造のＭＯＳＦＥＴの製造プロセスにおける
各工程の断面図である。 第７図はＤＳＡ構造のＭＯＳＦＥＴの一例を示す断面図
である。 第８図は第７図に等価の回路図である。 ゛ ｌ・・・Ｓｉ基板１．３・・・ポリＳｉゲート、
４・・・Ｓｉ八へスク、５・・・ペースｐＪｌ、６・・
・ソースｎ”ｌ、７・・・５ｉＯｘｆｆｌ、８・・・ペ
ースコンタクトル＋層、１０・・・Ａ１電極。 第 １ 図 第 ３ 図 ｊぺ−Ｚ 第 ５ 因 第 ６ 図 ０Ａ１
て、ＤＳＡ構造のＭＯＳＦＥＴの製造プロセスにおける
各工程の断面図である。 第７図はＤＳＡ構造のＭＯＳＦＥＴの一例を示す断面図
である。 第８図は第７図に等価の回路図である。 ゛ ｌ・・・Ｓｉ基板１．３・・・ポリＳｉゲート、
４・・・Ｓｉ八へスク、５・・・ペースｐＪｌ、６・・
・ソースｎ”ｌ、７・・・５ｉＯｘｆｆｌ、８・・・ペ
ースコンタクトル＋層、１０・・・Ａ１電極。 第 １ 図 第 ３ 図 ｊぺ−Ｚ 第 ５ 因 第 ６ 図 ０Ａ１
Claims (1)
- １、半導体基板の一主表面上に形成したゲートを用いて
基板表面にベース及びソースの二重拡散層を形成する縦
型ＭＯＳＦＥＴの製造方法であって、上記基板上に半導
体窒化膜のマスクを形成しておき、この窒化膜マスクに
よりソース拡散層の他端を規定するとともに、上記窒化
膜マスクを用いてゲート表面及びソース拡散層表面に選
択的に酸化膜を形成した後、この酸化膜をマスクにして
ベース表面にベース・コンタクト用の高濃度拡散層を形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261591A JPH01105578A (ja) | 1987-10-19 | 1987-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261591A JPH01105578A (ja) | 1987-10-19 | 1987-10-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01105578A true JPH01105578A (ja) | 1989-04-24 |
Family
ID=17364047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261591A Pending JPH01105578A (ja) | 1987-10-19 | 1987-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01105578A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0769811A1 (en) * | 1995-10-19 | 1997-04-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method of fabricating self aligned DMOS devices |
| EP1088750A2 (en) | 1999-09-30 | 2001-04-04 | Honda Giken Kogyo Kabushiki Kaisha | Scooter floor step structure |
| WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
-
1987
- 1987-10-19 JP JP62261591A patent/JPH01105578A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0769811A1 (en) * | 1995-10-19 | 1997-04-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method of fabricating self aligned DMOS devices |
| EP1088750A2 (en) | 1999-09-30 | 2001-04-04 | Honda Giken Kogyo Kabushiki Kaisha | Scooter floor step structure |
| WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| CN102484073A (zh) * | 2009-07-31 | 2012-05-30 | 富士电机株式会社 | 半导体装置的制造方法以及半导体装置 |
| JP2012527114A (ja) * | 2009-07-31 | 2012-11-01 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
| US9136352B2 (en) | 2009-07-31 | 2015-09-15 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| US9312379B2 (en) | 2009-07-31 | 2016-04-12 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| US9496370B2 (en) | 2009-07-31 | 2016-11-15 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5873156A (ja) | 半導体装置 | |
| JPH01105578A (ja) | 半導体装置の製造方法 | |
| JPS5989457A (ja) | 半導体装置の製造方法 | |
| JPH01238166A (ja) | 半導体装置 | |
| JP2764988B2 (ja) | 半導体装置 | |
| JPS6316672A (ja) | 半導体素子の製造方法 | |
| JPS61198673A (ja) | 半導体装置の製造方法 | |
| JPH02148847A (ja) | 半導体装置の製造方法 | |
| JPH0475346A (ja) | 半導体装置の製造方法 | |
| JPS60111464A (ja) | 半導体装置の製造方法 | |
| JPS6147661A (ja) | 半導体装置の製造方法 | |
| JPS60167470A (ja) | 半導体装置の製造方法 | |
| JPS6058677A (ja) | 半導体装置の製造方法 | |
| JPS63169763A (ja) | トランジスタの製造方法 | |
| JPS61184872A (ja) | 半導体装置の製造方法 | |
| JPH03160726A (ja) | 半導体装置の製造方法 | |
| JPH01227476A (ja) | 縦形ｍｏｓトランジスタの製造方法 | |
| JPS61290718A (ja) | 半導体装置の製造方法 | |
| JPH01309372A (ja) | 半導体装置の製造方法 | |
| JPS61237466A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPS6341073A (ja) | 半導体装置の製造方法 | |
| JPH02305467A (ja) | 半導体集積回路の製造方法 | |
| JPH0564457B2 (ja) | ||
| JPH069212B2 (ja) | 半導体装置の製造方法 | |
| JPS6126259A (ja) | 半導体装置の製造方法 |