JPH01238193A - 印刷配線板へのチップ素子はんだ付け方法 - Google Patents
印刷配線板へのチップ素子はんだ付け方法Info
- Publication number
- JPH01238193A JPH01238193A JP63065426A JP6542688A JPH01238193A JP H01238193 A JPH01238193 A JP H01238193A JP 63065426 A JP63065426 A JP 63065426A JP 6542688 A JP6542688 A JP 6542688A JP H01238193 A JPH01238193 A JP H01238193A
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- JP
- Japan
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- solder
- conductor pattern
- soldering
- chip element
- pattern
- Prior art date
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- Granted
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
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- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3465—Application of solder
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、印刷配線板上にパワートランジスタ、ダイ
オード、抵抗等の各種チップ素子を面付け実装するはん
だ付け方法に関する。
オード、抵抗等の各種チップ素子を面付け実装するはん
だ付け方法に関する。
まず樹脂封止形のパワーミニトランジスタを対象とした
従来における印刷配線板へのチップ素子のはんだ付け方
法を説明する。第３図、第４図はパワーミニトランジス
タ１の外形を示すものであり、パッケージ２より側方に
エミッタＥ、コレクタＣ，ベースＢの各電極部３が引出
しである。かかるトランジスタ１は第５図、第６図のよ
うに印刷配線板４に形成した導体パターン５上にクリー
ムはんだの塗布等によりはんだ付けに必要なはんだを供
給し、ここで導体パターン５上にトランジスタ１を搭載
してはんだリフローする。これにより導体パターン５の
はんだ盛り、および導体パターン５とトランジスタ１の
各電極部３との間のはんだ接合が行われる。
従来における印刷配線板へのチップ素子のはんだ付け方
法を説明する。第３図、第４図はパワーミニトランジス
タ１の外形を示すものであり、パッケージ２より側方に
エミッタＥ、コレクタＣ，ベースＢの各電極部３が引出
しである。かかるトランジスタ１は第５図、第６図のよ
うに印刷配線板４に形成した導体パターン５上にクリー
ムはんだの塗布等によりはんだ付けに必要なはんだを供
給し、ここで導体パターン５上にトランジスタ１を搭載
してはんだリフローする。これにより導体パターン５の
はんだ盛り、および導体パターン５とトランジスタ１の
各電極部３との間のはんだ接合が行われる。
この場合に、従来の方法では第５図のように導体パター
ン５に対し、メタルマスクを使用して導体パターン５の
全域に斜線ハツチングで表すようにクリームはんだ６を
塗布し、次いで導体パターン５の上にトランジスタ１を
搭載した上でクリームはんだ６を加熱、溶融してリフロ
ーし、トランジスタ１の各電極部３と導体パターン５と
の間をはんだ付け接合するようにしている。なお導体パ
ターン６の全域にはんだ盛りを行うのは、外付けチップ
素子との接合の他に、導体パターンを低インピーダンス
にして回路特性の整合を図るためである。
ン５に対し、メタルマスクを使用して導体パターン５の
全域に斜線ハツチングで表すようにクリームはんだ６を
塗布し、次いで導体パターン５の上にトランジスタ１を
搭載した上でクリームはんだ６を加熱、溶融してリフロ
ーし、トランジスタ１の各電極部３と導体パターン５と
の間をはんだ付け接合するようにしている。なお導体パ
ターン６の全域にはんだ盛りを行うのは、外付けチップ
素子との接合の他に、導体パターンを低インピーダンス
にして回路特性の整合を図るためである。
ところで、前記のようにあらかじめ導体パターンの全域
にクリームはんだを塗布する等してはんだを供給した状
態ではんだリフローを行うと、電極部３のはんだが溶融
状態で他の領域に流出してはんだ不足を来し、はんだ接
合の不良を引き起こすことがしばしば発生する。この場
合に第５図に示した導体パターンの例では、特にトラン
ジスタ１のエミッタＥの電極部と接合し合う導体パター
ンのように、長（延在する導体パターンがトランジスタ
１のパッケージ２の下面と重なり合っている部分では、
電極部３との接合領域からのはんだ流出が顕著に現れ、
第６図のようにエミッタＥの電極部とのはんだ付け接合
箇所にははんだフィレットが十分に形成されずに接合不
良となる。
にクリームはんだを塗布する等してはんだを供給した状
態ではんだリフローを行うと、電極部３のはんだが溶融
状態で他の領域に流出してはんだ不足を来し、はんだ接
合の不良を引き起こすことがしばしば発生する。この場
合に第５図に示した導体パターンの例では、特にトラン
ジスタ１のエミッタＥの電極部と接合し合う導体パター
ンのように、長（延在する導体パターンがトランジスタ
１のパッケージ２の下面と重なり合っている部分では、
電極部３との接合領域からのはんだ流出が顕著に現れ、
第６図のようにエミッタＥの電極部とのはんだ付け接合
箇所にははんだフィレットが十分に形成されずに接合不
良となる。
このようなはんだ接合不良の生じる理由は、はんだ自身
の溶融状態における流動性、および毛細管作用によるも
のであり、第５図のようにあらかじめ導体パターン５の
全面域にクリームはんだ６を塗布して置くと、リフロー
工程の際に電極部との対向領域に塗布されたはんだが、
溶融状態でトランジスタパッケージと導体パターンとの
間の細隙、および導体パターンの他の領域へ向けて吸い
取られるように流出してしまうためである。
の溶融状態における流動性、および毛細管作用によるも
のであり、第５図のようにあらかじめ導体パターン５の
全面域にクリームはんだ６を塗布して置くと、リフロー
工程の際に電極部との対向領域に塗布されたはんだが、
溶融状態でトランジスタパッケージと導体パターンとの
間の細隙、および導体パターンの他の領域へ向けて吸い
取られるように流出してしまうためである。
しかもトランジスタのように比較的大きな電流が流れる
エミッタ電極部に対して、前記のようなはんだ不足によ
る接合不良が生じると、回路特性にも悪影響を及ぼす、
このために従来で、はんだリフロー工程の後に電極部の
はんだ接合不良箇所の有無を検査し、接合不良箇所には
手作業によるはんだ付け法等によりはんだ盛りを行って
手直しするようにしているが、この修正作業には多くの
手間と時間を必要とし、コスト低減化の障害となってい
る。
エミッタ電極部に対して、前記のようなはんだ不足によ
る接合不良が生じると、回路特性にも悪影響を及ぼす、
このために従来で、はんだリフロー工程の後に電極部の
はんだ接合不良箇所の有無を検査し、接合不良箇所には
手作業によるはんだ付け法等によりはんだ盛りを行って
手直しするようにしているが、この修正作業には多くの
手間と時間を必要とし、コスト低減化の障害となってい
る。
この発明は上記の点にかんがみ成されたものであり、そ
の目的ははんだの性質を巧みに生かし、導体パターンへ
のはんだ供給に僅かな改良の手を加えることにより、チ
ップ素子電極部との接合領域から他領域へのはんだ流出
を防止して信幀性の高いはんだ接合が安定よく得られる
ようにした印刷配線板へのチップ素子はんだ付け方法を
提供することにある。
の目的ははんだの性質を巧みに生かし、導体パターンへ
のはんだ供給に僅かな改良の手を加えることにより、チ
ップ素子電極部との接合領域から他領域へのはんだ流出
を防止して信幀性の高いはんだ接合が安定よく得られる
ようにした印刷配線板へのチップ素子はんだ付け方法を
提供することにある。
上記課題を解決するために、本発明のはんだ付け方法に
おいては、導体パターン上に供給するはんだをチップ素
子の電極部との対向領域とその他の領域との間に空白部
分を隔てて互いに分離して供給し、この状態で導体パタ
ーン上にチップ素子を搭載してはんだリフローするもの
とする。
おいては、導体パターン上に供給するはんだをチップ素
子の電極部との対向領域とその他の領域との間に空白部
分を隔てて互いに分離して供給し、この状態で導体パタ
ーン上にチップ素子を搭載してはんだリフローするもの
とする。
上記において、導体パターン上にはんだ付けに必要なは
んだを供給するよう例えばクリームはんだを塗布する際
には、メタルマスクのパターンを変更し、チップ素子の
電極部との対向領域と他の領域との間にクリームはんだ
が塗布されない空白部分を残して互いに分離するように
クリームはんだを塗布し、この状態で導体パターン上に
チップ素子を搭載してはんだリフローを行う。
んだを供給するよう例えばクリームはんだを塗布する際
には、メタルマスクのパターンを変更し、チップ素子の
電極部との対向領域と他の領域との間にクリームはんだ
が塗布されない空白部分を残して互いに分離するように
クリームはんだを塗布し、この状態で導体パターン上に
チップ素子を搭載してはんだリフローを行う。
このはんだ付け方法によれば、リフロー工程で溶融した
はんだは、その高い凝集性により前記の各塗布碩域毎に
凝集するようになり、各独立した塗布領域の相互間には
はんだが流動することがない。したがってチップ素子の
電極部との対向領域に塗布したはんだはその位置にとど
まって他の領域に流出して吸い取られることがなく、こ
の結果として電極部に対するはんだ不足の事態が無くな
り、信鯨性の高いはんだ接合状態が得られるようになる
。
はんだは、その高い凝集性により前記の各塗布碩域毎に
凝集するようになり、各独立した塗布領域の相互間には
はんだが流動することがない。したがってチップ素子の
電極部との対向領域に塗布したはんだはその位置にとど
まって他の領域に流出して吸い取られることがなく、こ
の結果として電極部に対するはんだ不足の事態が無くな
り、信鯨性の高いはんだ接合状態が得られるようになる
。
第１図は本発明のはんだ付け方法による印刷配線板側の
導体パターンに対するはんだの供給状態図、第２図はは
んだリフロー後における電極部のはんだ付け接合状態図
を示したものであり、第５図、第６図に対応する同一部
材には同じ符号が付しである。
導体パターンに対するはんだの供給状態図、第２図はは
んだリフロー後における電極部のはんだ付け接合状態図
を示したものであり、第５図、第６図に対応する同一部
材には同じ符号が付しである。
すなわち、本発明の方法では、印刷配線板４側の導体パ
ターン５に対してクリームはんだ６を塗布する際には、
第１図のようにはんだ不足の発生し易い導体パターン５
（図示例ではエミッタＥの電極部と接合し合う導体パ
ターン）に対して、電極部３との対向領域と他の領域と
の間に符号７で示すクリームはんだを塗布しない空白部
分を残して各領域の間を互いに分離するようにクリーム
はんだ６ （斜線ハンチングで表す）を塗布する。この
ようにクリームはんだを選択的に塗布するには、タルマ
スクのパターンを選定することにより容易に対応できる
。
ターン５に対してクリームはんだ６を塗布する際には、
第１図のようにはんだ不足の発生し易い導体パターン５
（図示例ではエミッタＥの電極部と接合し合う導体パ
ターン）に対して、電極部３との対向領域と他の領域と
の間に符号７で示すクリームはんだを塗布しない空白部
分を残して各領域の間を互いに分離するようにクリーム
はんだ６ （斜線ハンチングで表す）を塗布する。この
ようにクリームはんだを選択的に塗布するには、タルマ
スクのパターンを選定することにより容易に対応できる
。
なお前記した空白部分７には導体パターン５を機械的損
傷から保護する目的で、あらかじめメラミン系樹脂等で
オーバーコートしておくのが良い。
傷から保護する目的で、あらかじめメラミン系樹脂等で
オーバーコートしておくのが良い。
また導体パターン５上における空白部分７の範囲は、回
路インピーダンスの整合を考慮して設定され、必要によ
っては図示例よりも空白部分７の範囲を拡大することも
ある。
路インピーダンスの整合を考慮して設定され、必要によ
っては図示例よりも空白部分７の範囲を拡大することも
ある。
次にクリームはんだ６の塗布された導体パターン５上に
チップ素子としてのトランジスタ１を搭載し、ここでは
んだリフローを行って電極部３と導体パターン５とのは
んだ接合、並びに導体パターン上のはんだ盛りを行う。
チップ素子としてのトランジスタ１を搭載し、ここでは
んだリフローを行って電極部３と導体パターン５とのは
んだ接合、並びに導体パターン上のはんだ盛りを行う。
上記のはんだ付け方法によれば、電極部３との対向領域
に塗布されたクリームはんだ６が他の領域に塗布された
クリームはんだと空白部分７を隔てて分離されているの
で、はんだ溶融の際に他の領域へ流動することなくその
塗布箇所に凝集するようになる。この結果、はんだリフ
ロー工程後の状態では第２図に示すようにエミッタＥの
電極部にも十分な量のはんだフイシン）６ａが形成され
、導体パターン５との間で信顛性の高いはんだ接合状態
が得られるようになる。
に塗布されたクリームはんだ６が他の領域に塗布された
クリームはんだと空白部分７を隔てて分離されているの
で、はんだ溶融の際に他の領域へ流動することなくその
塗布箇所に凝集するようになる。この結果、はんだリフ
ロー工程後の状態では第２図に示すようにエミッタＥの
電極部にも十分な量のはんだフイシン）６ａが形成され
、導体パターン５との間で信顛性の高いはんだ接合状態
が得られるようになる。
なお、図示例はトランジスタ１のエミッタ電極部を対象
として本発明のはんだ付け法を採用した実施例を示した
が、同じトランジスタ１におけるコレクタＣ，ベースＢ
の電極部に対しても同様なはんだ付け方法が実施でき、
さらにチップ素子としてはトランジスタに限らず、ダイ
オード、抵抗等の素子に対しても同様なはんだ付け方法
を採用することにより良好なはんだ接合が得られる。
として本発明のはんだ付け法を採用した実施例を示した
が、同じトランジスタ１におけるコレクタＣ，ベースＢ
の電極部に対しても同様なはんだ付け方法が実施でき、
さらにチップ素子としてはトランジスタに限らず、ダイ
オード、抵抗等の素子に対しても同様なはんだ付け方法
を採用することにより良好なはんだ接合が得られる。
以上説明したように、本発明のはんだ付け方法によれば
、はんだリフローの際にチップ素子の電極部との対向領
域に供給したはんだが他の領域に流出することがなく、
その供給箇所に凝集して電極部と導体パターンとの間を
接合する。したがって従来のはんだ付け方法で問題とな
っていたはんだ接合不良の発生を未然に防止して信鯨性
の高いはんだ接合状態が安定よく得られる。またこれに
より従来行っていたはんだ付け不良箇所への手直し作業
が不要となり、工数の低減化と合わせてコストの低減を
図ることができる。
、はんだリフローの際にチップ素子の電極部との対向領
域に供給したはんだが他の領域に流出することがなく、
その供給箇所に凝集して電極部と導体パターンとの間を
接合する。したがって従来のはんだ付け方法で問題とな
っていたはんだ接合不良の発生を未然に防止して信鯨性
の高いはんだ接合状態が安定よく得られる。またこれに
より従来行っていたはんだ付け不良箇所への手直し作業
が不要となり、工数の低減化と合わせてコストの低減を
図ることができる。
第１図は本発明の方法による導体パターンへのクリーム
はんだ塗布状態図、第２図ははんだリフロー後における
チップ素子電極部のはんだ接合状態図、第３図、第４図
はチップ素子としてのパワーミニトランジスタの外形を
示す平面図、側面図、第５図、第６図はそれぞれ従来の
はんだ付け方法による導体パターンへのクリームはんだ
塗布状態図、およびはんだリフロー後のチップ素子電極
部のはんだ接合状態図である。各図において、１：チッ
プ素子としてのパワーミニトランジスタ、３：電極部、
４：印刷配線板、５：導体パターン、６：クリームはん
だ、７：クリームはんだを塗布しない空白部分。
はんだ塗布状態図、第２図ははんだリフロー後における
チップ素子電極部のはんだ接合状態図、第３図、第４図
はチップ素子としてのパワーミニトランジスタの外形を
示す平面図、側面図、第５図、第６図はそれぞれ従来の
はんだ付け方法による導体パターンへのクリームはんだ
塗布状態図、およびはんだリフロー後のチップ素子電極
部のはんだ接合状態図である。各図において、１：チッ
プ素子としてのパワーミニトランジスタ、３：電極部、
４：印刷配線板、５：導体パターン、６：クリームはん
だ、７：クリームはんだを塗布しない空白部分。
Claims (1)
- １）印刷配線板の導体パターン上にはんだ付けに必要な
はんだを供給し、この状態で導体パターン上にチップ素
子を搭載してリフロー法により導体パターンのはんだ盛
り、およびチップ素子電極部と導体パターンとの間のは
んだ接合を行うはんだ付け方法において、導体パターン
上に供給するはんだをチップ素子の電極部との対向領域
とその他の領域との間に空白部分を隔てて互いに分離し
て供給し、この状態で導体パターン上にチップ素子を搭
載してはんだリフローすることを特徴とする印刷配線板
へのチップ素子はんだ付け方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065426A JPH0793492B2 (ja) | 1988-03-18 | 1988-03-18 | 印刷配線板へのチップ素子はんだ付け方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065426A JPH0793492B2 (ja) | 1988-03-18 | 1988-03-18 | 印刷配線板へのチップ素子はんだ付け方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01238193A true JPH01238193A (ja) | 1989-09-22 |
| JPH0793492B2 JPH0793492B2 (ja) | 1995-10-09 |
Family
ID=13286740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63065426A Expired - Lifetime JPH0793492B2 (ja) | 1988-03-18 | 1988-03-18 | 印刷配線板へのチップ素子はんだ付け方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793492B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648999A (en) * | 1979-09-26 | 1981-05-02 | Niigata Engineering Co Ltd | Oil pipe device |
| JPS60143687A (ja) * | 1983-12-29 | 1985-07-29 | 松下電器産業株式会社 | 半田形成方法 |
-
1988
- 1988-03-18 JP JP63065426A patent/JPH0793492B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648999A (en) * | 1979-09-26 | 1981-05-02 | Niigata Engineering Co Ltd | Oil pipe device |
| JPS60143687A (ja) * | 1983-12-29 | 1985-07-29 | 松下電器産業株式会社 | 半田形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793492B2 (ja) | 1995-10-09 |
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