JPH01238314A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01238314A JPH01238314A JP63066424A JP6642488A JPH01238314A JP H01238314 A JPH01238314 A JP H01238314A JP 63066424 A JP63066424 A JP 63066424A JP 6642488 A JP6642488 A JP 6642488A JP H01238314 A JPH01238314 A JP H01238314A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- data latch
- input
- latch signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 17
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路、特にその入出力回路お工び入
出力制御回路に関するものである。
出力制御回路に関するものである。
従来の技術
近年、半導体集積回路の電子機器への適用には著しいも
のがあり、電子機器のシステムが高機能になシ複雑にな
るほど半導体集積回路の機能も高いモノが要求される工
うになっている。一般に、集積回路の機能が高くなると
、その入出力端子数も増加するため、チップサイズが増
大シ、＝２）アップの要因になっている。半導体集積回
路の中でも取り分はマイクロコンピュータでは、ビット
数の増大に伴ない機能も複雑化し、入出力端子数の増加
は避けがたい状況になっている。
のがあり、電子機器のシステムが高機能になシ複雑にな
るほど半導体集積回路の機能も高いモノが要求される工
うになっている。一般に、集積回路の機能が高くなると
、その入出力端子数も増加するため、チップサイズが増
大シ、＝２）アップの要因になっている。半導体集積回
路の中でも取り分はマイクロコンピュータでは、ビット
数の増大に伴ない機能も複雑化し、入出力端子数の増加
は避けがたい状況になっている。
第２図は、この工うなマイクロコンピュータ用半導体集
積回路の出力回路お工び出力制御回路の一例を示す。第
２図において、１は出力データラッチ回路であり、ラッ
チ回路出力がバッファ２おＬび外部出力バッファ３を介
して出力端子４に接続されており、これら出力テ°−タ
ヲッチ回路１、ラッチ回路出力バッファ２お工び外部出
力バッファ３にエリ出力口Ｗ＆５が構成されている。６
は出力制御回路７を構成する出力データラッチ信号発生
回路であり、出力データラッチ信号を発生して出力回路
５の出力データラッチ回路１に印加する。
積回路の出力回路お工び出力制御回路の一例を示す。第
２図において、１は出力データラッチ回路であり、ラッ
チ回路出力がバッファ２おＬび外部出力バッファ３を介
して出力端子４に接続されており、これら出力テ°−タ
ヲッチ回路１、ラッチ回路出力バッファ２お工び外部出
力バッファ３にエリ出力口Ｗ＆５が構成されている。６
は出力制御回路７を構成する出力データラッチ信号発生
回路であり、出力データラッチ信号を発生して出力回路
５の出力データラッチ回路１に印加する。
上記構成にエリ、出力データａは出力データラツチ回路
１に設定され、出力データラッチ信号発生回路６の出力
データラッチ信号すをＩＬルベルとすると、出力端子４
に出力データａが出力される。
１に設定され、出力データラッチ信号発生回路６の出力
データラッチ信号すをＩＬルベルとすると、出力端子４
に出力データａが出力される。
発明が解決しようとする課題
しかし、従来の構成では、半導体集積回路の機能が複雑
化し、入出力端子数が増加すると入出力回路および入出
力制御回路が増加し、半導体集積回路のチップサイズが
増大するためコストアップの要因となっていた。
化し、入出力端子数が増加すると入出力回路および入出
力制御回路が増加し、半導体集積回路のチップサイズが
増大するためコストアップの要因となっていた。
本発明は上記問題を解決するものであり、半導体集積回
路が高機能化し、端子数が増加することによって生ずる
コストアップを低減できる半導体集積回路を提供するこ
とを目的とするものである。
路が高機能化し、端子数が増加することによって生ずる
コストアップを低減できる半導体集積回路を提供するこ
とを目的とするものである。
課題を解決するための手段
上記問題を解決するため本発明は、入出力端子にバッフ
ァを介して接続されたデータラッチ回路からなる入出力
回路と、前記入出力回路に相異なる入出力機能をもたせ
るためのデータラッチ信号を発生する複数のデータラッ
チ信号発生回路お工び前記複数のデータラッチ信号発生
回路のデータラッチ信号を切換えて前記入出力回路のデ
ータラッチ回路に印加する切換え回路からなる入出力制
御回路とを備えたものである。
ァを介して接続されたデータラッチ回路からなる入出力
回路と、前記入出力回路に相異なる入出力機能をもたせ
るためのデータラッチ信号を発生する複数のデータラッ
チ信号発生回路お工び前記複数のデータラッチ信号発生
回路のデータラッチ信号を切換えて前記入出力回路のデ
ータラッチ回路に印加する切換え回路からなる入出力制
御回路とを備えたものである。
作用
上記構成により、入出力回路に相異なる入出力機能をも
たせるために、データラッチ信号をデータラッチ信号発
生回路で発生させ、このデータラッチ信号を切換え回路
にて切換えて入出力回路のデータラッチ回路に印加する
ことに工って、入出力回路が相異なる入出力機能をもつ
ようにでき、これに工り、一つの入出力回路に接続され
た一つの入出力端子が複数の入出力端子として機能する
ため、半導体集積回路の入出力端子数および入出力回路
数の削減が計れ、入出力端子数が少なくても高機能な半
導体集積回路が実現できる。
たせるために、データラッチ信号をデータラッチ信号発
生回路で発生させ、このデータラッチ信号を切換え回路
にて切換えて入出力回路のデータラッチ回路に印加する
ことに工って、入出力回路が相異なる入出力機能をもつ
ようにでき、これに工り、一つの入出力回路に接続され
た一つの入出力端子が複数の入出力端子として機能する
ため、半導体集積回路の入出力端子数および入出力回路
数の削減が計れ、入出力端子数が少なくても高機能な半
導体集積回路が実現できる。
実施例
以下本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例を示す半導体集積回路の出力
制御回路と出力回路の回路図であシ、従来例の第２図と
同一の構成には同一の符号を付して説明を省略する。第
１図において、８と９はそれぞれ出力回路５に相異なる
出力回路Ａおよび出力回路Ｂの出力機能をもたせるため
のデータラッチ信号ｃ、ｄを発生する出力データラッチ
信号発生回路であり、これら出力データラッチ信号発生
回路８．９のデータラッチ信号ｃ、ｄは切換え回路１０
にて出力データラッチ信号切換え信号ｅに従って切換え
られて、一つの出力回路５の出力データラッチ信号すと
して出力データラッチ回路１に印加される。出力データ
ラッチ信号発生回路８゜９および切換え回路１０にて出
力制御回路１１が構成されている。
制御回路と出力回路の回路図であシ、従来例の第２図と
同一の構成には同一の符号を付して説明を省略する。第
１図において、８と９はそれぞれ出力回路５に相異なる
出力回路Ａおよび出力回路Ｂの出力機能をもたせるため
のデータラッチ信号ｃ、ｄを発生する出力データラッチ
信号発生回路であり、これら出力データラッチ信号発生
回路８．９のデータラッチ信号ｃ、ｄは切換え回路１０
にて出力データラッチ信号切換え信号ｅに従って切換え
られて、一つの出力回路５の出力データラッチ信号すと
して出力データラッチ回路１に印加される。出力データ
ラッチ信号発生回路８゜９および切換え回路１０にて出
力制御回路１１が構成されている。
上記構成により、出力データラッチ信号切換え信号ｅが
ＩＬルベルのときには、出力データラッチ信号発生回路
８の出力データラッチ信号Ｃが有効となり、出力回路５
は出力回路Ａとして機能し、出力データラッチ信号切換
え信号ｅが“Ｈルベルのときは出力データラッチ信号発
生回路９の出力データラッチ信号ｄが有効となり、出力
回路５は出力回路Ｂとして機能する。
ＩＬルベルのときには、出力データラッチ信号発生回路
８の出力データラッチ信号Ｃが有効となり、出力回路５
は出力回路Ａとして機能し、出力データラッチ信号切換
え信号ｅが“Ｈルベルのときは出力データラッチ信号発
生回路９の出力データラッチ信号ｄが有効となり、出力
回路５は出力回路Ｂとして機能する。
この工うに、出力データラッチ信号すを切換える切換え
回路１０ｔ−出力制御回路１１に付加することに工９、
一つの出力回路５が複数の出力回路として機能すること
ができる。したがって、出力回路５お工び出力端子４の
数を削減することができ、また少ない端子数で多機能な
出力機能を実現できる。
回路１０ｔ−出力制御回路１１に付加することに工９、
一つの出力回路５が複数の出力回路として機能すること
ができる。したがって、出力回路５お工び出力端子４の
数を削減することができ、また少ない端子数で多機能な
出力機能を実現できる。
なお、本実施例では半導体集積回路の出力回路５お工び
出力制御回路１１について述べたが、入力回路および入
力制御回路についても同様の構成とすることができ、同
様の作用効果を実現できる。
出力制御回路１１について述べたが、入力回路および入
力制御回路についても同様の構成とすることができ、同
様の作用効果を実現できる。
発明の効果
以上のように本発明に工れば、入出力回路に相異なる入
出力機能をもたせるためのデータラッチ信号を切換えて
データラッチ回路に印加することに工って、一つの入出
力回路が複数の相異なる入出力機能を持つことができ、
一つの入出力端子が複数の入出力端子として作用するた
め、入出力端子数おＬび入出力回路数を削減できる。よ
って、チップサイズを小さくでき、少ない端子数でも多
機能な入出力機能が可能な高機能の半導体集積回路を安
価ＩＣ実現できる。
出力機能をもたせるためのデータラッチ信号を切換えて
データラッチ回路に印加することに工って、一つの入出
力回路が複数の相異なる入出力機能を持つことができ、
一つの入出力端子が複数の入出力端子として作用するた
め、入出力端子数おＬび入出力回路数を削減できる。よ
って、チップサイズを小さくでき、少ない端子数でも多
機能な入出力機能が可能な高機能の半導体集積回路を安
価ＩＣ実現できる。
第１図は本発明の一実施例を示す半導体集積回路の出力
制御回路お工び出力回路の回路図、第２図は従来の半導
体集積回路の出力制御回路および出力回路の回路図であ
る。 １・・・出力データラッチ回路、２・・・ラッチ回路量
カパツファ、３・・・外部出力バッファ、４・・・出力
端子、５・・・出力回路、８．９・・・出力データラッ
チ信号発生回路、１０・・・切換え回路、１１・・・出
力制御回路、ａ・・・出力データ、ｂ、Ｃ，ｄ・・・出
力データラッチ信号、ｅ・・・出力データラッチ信号切
換え信号。 代理人 森 本 義 弘 第を図 炉 を−１出」テーダラ・Ｉ＋邑ｇ−シ −上カー一ノ２−
− ラ、ｙ’ｒｒＥ３＞＆−＊カッ（７）ｙ
ｂ、ｔ、、４．に、カテーダフー、＋ｔｙ３−外部出
、カバ、ツー と・・・・戯カテ′
−７フー、ナイき号四ボづえ福゛５１４・・本刀塙） Ｓ−・出、力回路 ｌθ・・・更■襲え咥ｙ婬ｉ ｆｌ・−七、力！’ｌ邪乍目表１
制御回路お工び出力回路の回路図、第２図は従来の半導
体集積回路の出力制御回路および出力回路の回路図であ
る。 １・・・出力データラッチ回路、２・・・ラッチ回路量
カパツファ、３・・・外部出力バッファ、４・・・出力
端子、５・・・出力回路、８．９・・・出力データラッ
チ信号発生回路、１０・・・切換え回路、１１・・・出
力制御回路、ａ・・・出力データ、ｂ、Ｃ，ｄ・・・出
力データラッチ信号、ｅ・・・出力データラッチ信号切
換え信号。 代理人 森 本 義 弘 第を図 炉 を−１出」テーダラ・Ｉ＋邑ｇ−シ −上カー一ノ２−
− ラ、ｙ’ｒｒＥ３＞＆−＊カッ（７）ｙ
ｂ、ｔ、、４．に、カテーダフー、＋ｔｙ３−外部出
、カバ、ツー と・・・・戯カテ′
−７フー、ナイき号四ボづえ福゛５１４・・本刀塙） Ｓ−・出、力回路 ｌθ・・・更■襲え咥ｙ婬ｉ ｆｌ・−七、力！’ｌ邪乍目表１
Claims (1)
- １、入出力端子にバッファを介して接続されたデータラ
ツチ回路からなる入出力回路と、前記入出力回路に相異
なる入出力機能をもたせるためのデータラツチ信号を発
生する複数のデータラツチ信号発生回路および前記複数
のデータラツチ信号発生回路のデータラツチ信号を切換
えて前記入出力回路のデータラツチ回路に印加する切換
え回路からなる入出力制御回路とを備えた半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066424A JPH01238314A (ja) | 1988-03-18 | 1988-03-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066424A JPH01238314A (ja) | 1988-03-18 | 1988-03-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238314A true JPH01238314A (ja) | 1989-09-22 |
Family
ID=13315395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066424A Pending JPH01238314A (ja) | 1988-03-18 | 1988-03-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238314A (ja) |
-
1988
- 1988-03-18 JP JP63066424A patent/JPH01238314A/ja active Pending
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