JPH01239636A

JPH01239636A - マイクロコンピュータシステム

Info

Publication number: JPH01239636A
Application number: JP6645588A
Authority: JP
Inventors: Yukihiro Nishiguchi; 西口　幸弘
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-03-18
Filing date: 1988-03-18
Publication date: 1989-09-25
Anticipated expiration: 2010-07-31
Also published as: JPH0769797B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマイクロプロセッサ及びメモリを含むマイクロ
コンピュータシステムに関する。

〔従来の技術〕

近年マイクロプロセッサはＣＭＯＳデバイスの採用によ
り低消費電力化され、また、マーキテクチャの改良で非
常に高速の命令処理ができるものの、メモリとのプルグ
ラムリードやデータリードにおいてはアクセススピード
の制限からマイクロプロセッサの実行時間に比較してア
クセス時間が相対的に長く、マイクロプロセッサの命令
実行時間を低下させる原因となっている。特にプログラ
ムのように連続したアドレスに記憶されている命令コー
ドを読み出して入力する時はマイクロプロセッサ全体の
処理時間の大半がメモリから命令コード待ちの状態とな
り、マイクロコンピュータシステム全体の処理速度を低
下させている。

第９図にマイクロプロセッサ１０００．プログラム及び
データ格納用メモリ１２０１より構成さレルマイクロコ
ンピュータシステム（以下“マイクロコンピュータ”と
記す）の従来例を示す。

第９図に示すマイクロコンピュータは、データの入出力
処理、及びマイクロコンピュータ全体を制御するマイク
ロプロセッサ１０００と、マイクロプロセッサ１０００
から入力されるマルチプレックスされたアドレス情報と
命令コード、及び入力データをデマルチプレックスする
為のアドレスラッチ１２０５と、マイクロプロセッサ１
０００の処理データ及びプログラムを格納するメモリ１
２０１から構成され、これらのユニットがアドレス／デ
ータバス１３０１　（以下“ＡＤババスと記す）とリー
ド信号１３０４　（以下“ＲＤ倍信号と記す）と、アド
レスラッチ１２０５のラッチ信号であるＡＬＥ信号１３
０３とで接続されている。

次に連続したアドレスに配置されたプログラムの連続的
な入力におけるマイクロプロセッサ１０００とＡＤババ
ス３０１上のアドレス情報、データの流れについて第１
０図のタイミングチャートを参照して説明する。

通常、プログラムは連続したメモリ領域に順に格納され
ており、マイクロプロセッサ１０ｏｏはこれらのプログ
ラムをアドレス順序に従ってＡＤババス３０１を介して
読出し、実行しており、プログラム入力は第１０図に示
す通りＢｌ、Ｂ２゜Ｂ３の基本ステートから構成されて
いる。

まず、マイクロプロセッサ１０００は、Ｂ１期間ＡＬＥ
信号１３０３をアクティブにすると同時にＢ１から３２
にかけて読出しアドレスをＡＤババス３０１上に出力す
る。続＜Ｂ２の中間〜Ｂ３の中間のタイミングでＲＤ信
号１３０４をアクティブレベルにし、ＲＤ信号１３０４
に同期してメモリ１２０１からＡＤババス３０１上にデ
ータを読出し、マイクロプロセッサ１０００はＢ３タイ
ミング内の所定のタイミングでＡＤババス３０１上のデ
ータを取込む。以上の一連の処理により、プログラム入
力のデータリードサイクルの１サイクルが完了する。

〔発明が解決しようとする課題〕

上述したように従来のマイクロコンピュータは、処理実
行部１１０１がＢ１タイミングでアドレスをアドレス線
１１０４に乗せてからＢ３タイミングの中間でそのアド
レスに対応するデータを受取るまでの間データが入力さ
れるのを待っているだけであり、この処理実行部１１０
１の遊び時間がマイクロコンピュータ全体の処理能力を
低下させている。

プログラムの入力にかかる時間は命令の実行時間に比較
して十分長く、データリードサイクル中、マイクロプロ
セッサ１０００はデータ待ち状態となる頻度が高い。そ
の結果、マイクロプロセッサの処理能力に余裕が有るに
もががゎらず、その処理速度の向上に結びついていない
という欠点を有している。

また、メモリ１２０１は常に動作状態になっており、Ａ
Ｄババス３０１に接続されているメモリ１２０７以外の
ＬＳＩをアクセスしている時にも電力が消費されており
、マイクロコンピュータが低消費電力とならない欠点も
有している。

〔課題を解決するための手段〕

本発明は、命令コードを含む各種処理データを記憶する
記憶手段と、命令実行によりデータ処理を行なうデータ
処理手段を有するマイクロコンピュータシステムにおい
て、前記記憶手段のアドレスを指示するアドレス情報を
格納するアドレス指示手段と、該アドレス指示手段の格
納内を更新する更新手段と、前記アドレス指示手段によ
り指示され、読出された前記記憶手段の出力を保持する
保持手段と、前記記憶手段を配置するアドレス空間を指
定する指定手段に格納されるアドレス情報が前記指定手
段により指定されるアドレス空間内に含まれることを前
記アドレス指示手段による前記記憶手段の指示に先行し
て検出し前記記憶手段を動作状態にする状態制御手段と
、前記記憶手段と、前記データ処理手段とのデータ転送
における読出しアドレスの前記アドレス指示手段への送
出に統いて指示されまた状態制御手段により動作状態に
制御された前記記憶手段と前記データ処理手段との１回
のデータ転送を行なう第１の転送手段と、前記更新手段
と前記保持手段に対し更新信号を出力し、前記保持手段
内に動作状態に制御された前記記憶手段からの読出しデ
ータを保持させると共に前記アドレス指示手段に次に読
出すアドレスを先行的に格納することにより、アドレス
情報を送圧することなしに前記保持手段と前記データ処
理手段間で連続データ転送を行なう第２の転送手段を有
している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図に示すマイクロコンピュータは、データの入力、
出力処理、演算処理及びマイクロコンピュータ全体を制
御するマイクロプロセッサ１００と、マイクロプロセッ
サが実行するプログラムや演算に必要なデータを格納す
るリードオンリメモリ　（以下゛メモリ゛と記す）２１
３を内蔵したＬＳＩ２００より構成されている。マイク
ロプロセッサ１００は命令を実行する処理実行部１０１
と、マイクロプロセッサ１００の全体の動作を制御する
実行制御部１０３と、メモリ２１３から読出した命令や
データを読出した順に記憶し、処理実行部１０１の要求
に対応して記憶内容を出力するデータキコ−１０２から
構成されている。

処理実行部１０１から実行制御部１０３へは命令実行に
伴い後述するＬＳＩ２００内のメモリ２１３とのデータ
リードサイクルの起動を要求するバスリクエスト信号１
０５とメモリ２１３のアクセス先のアドレス情報をのせ
るアドレス線１０４が出力され、実行制御部１０３はデ
ータリードサイクルの起動を受けて処理実行部１０１へ
７クルレッジ信号１０６を出力する。マイクロプロセッ
サ１００はアドレス情報とデータとがマルチプレックス
されたＡＤババス００を介してＬＳ　Ｉ　２００内のメ
モリ２１３からデータリードを行なう。

ＬＳＩ２００はマイクロプロセッサ１００とのインタフ
ェースする為マイクロプロセッサ１００からの出力を受
け、制御信号Ｃ１，Ｃ２，Ｃ３゜Ｃ４，Ｃ５，Ｃ６を出
力するバスインタフェース部２０１と、マイクロプロセ
ッサ１００のプログラム及びデータを格納するメモリ２
１３と、ＡＤババス００から入力され、バスインタフェ
ース部２０１及びＬＳ　Ｉ　２００内部のバス（以下”
　Ａ　Ｄバス″と記す）２１８を介したアドレス情報を
ラッチするマスタースレーブ構成のポインタＦＰＭ２０
３、ＦＰＳ２０４　（共に命令フードのリードサイクル
時に出力されるＣ２信号により制御される）と、別のマ
スタースレーブ構成のポインタＤＰＭ２０７．ＤＰＳ２
０８　　（データのリードサイクル時に出力されるＣ３
信号により制御される）と、ＦＰＳ２０４の内容をイン
クリメントするインクリメンタ２０５と後述する連続命
令コード及び連続データリードサイクル時に出力される
Ｃ１信号に同期してインクリメンタ２０５の出力を選択
するマルチプレクサ（ＭＰＸＩ）２０２と、ＤＰＳ　２
０８の内容をインクリメントするインクリメンタ２０９
と、Ｃ１信号に同期してインクリメンタ２０９の出力を
選択するマルチプレクサ（ＭＰＸ２）２０６と、連続命
令コードリードサイクル時に出力されるＣ６信号に基づ
いてＦＰＳ２０４の出力を選択しメモリ２１３にＡＢバ
バス２０として供給するマルチプレクサ（ＭＰＸ３）２
１２と、同様に０６に信号によりＦＰＭ２０３の出力を
選択して後述するリロケーシミン制御部２１１にＡＢＤ
バス２１９として入力するマルチプレクサ（ＭＰＸ４）
２１０と、メモリ２１３のメモリ空間を指定するＳＬＲ
ＯＭ信号及びメモリ２１３のデータを読出す読出しバッ
ファの動作を制御するＥＮＳＡＭＰ信号を出力するりロ
ケーション制御部２１１と、命令コードをメモリ２１３
から連続的に読出す時に読出した命令コードを記憶する
出力ラッチ２１５と、データをメモリ２１３から連続的
に読出す時に読出したデータと記憶する出力ラッチ２２
５と、出力ラッチ４２１５．出力ラッチ２２５．メモリ
２１３の出力をそれぞれＣ４，Ｃ６，Ｃ５の制御線に制
御されＡＤＲバス２１８に読出す出力バッファ２１７，
２２６，２１６とで構成される。

次に、マイクロプロセッサ１００及びＬＳＩ２００に入
出力する制御信号について述べる。

マイクロプロセッサ１００への入力制御信号としてはマ
イクロプロセッサ１００内のハードウェアの初期設定を
行なうためのリセット信号３０６がある。マイクロプロ
セッサ１００からＬＳＩ２００への制御信号としては、
ＡＤババス００上のアドレス情報をＦＰＭ２０３または
ＤＰＭ２０６にラッチさせる為のＡＬＥ信号３０５と、
メモリ２１３からデータの読み出しを行なうためのＲＤ
信号３０１と、前記ＡＤババス００上のアドレス情報を
ＦＰＭ２０３にラッチさせるタイミング制御（Ｃ２信号
の制御）及び後述する連続命令コードリードサイクルに
おけるメモリ２１３からの読出しタイミングを与える制
御信号５ＴＢＦ３０３と、ＡＤババス００上のアドレス
情報をＤＰＭ２０６にラッチさせるタイミング制御（Ｃ
３信号の制御）及び後述する連続データリードサイクル
におけるメモリ２１３からの読出しタイミングを与える
制御信号５ＴＢＤ３０４とがある。ＲＤ信号３０１はロ
ウアクティブ信号である。

ＡＬＥ信号３０５が“１″とき５ＴＢＤ信号３０４が“
０′′であると連続命令コードリードサイクルが設定さ
れ、続くタイミングにおいて５ＴＢＦ信号３０３が立上
がりに同期してメモリ２１３のデータがＡＤババス００
上に読出される。ＡＬＥ信号３０５が“１”のとき、５
ＴＢＤ信号３０４が“１”、５ＴＢＦ信号３０３が“０
″であると連続データリードサイクルが設定され、続く
タイミングにおいて５ＴＢＤ信号３０４の立上がりに同
期してメモリ２１３のデータがＡＤババス００上に読出
される。また、ＡＬＥ信号３０５が“１”のとき５ＴＢ
Ｄ信号３０４が“１”、５ＴＢＦ信号３０３が１″のと
きは１回のデータリードサイクルが設定され、ＲＤ信号
３０１に同期してメモリ２１３のデータがＡＤババス０
０上に読出される。

次に第３図にリロケーション制御部の詳細図を示し説明
する。マツピングアドレス指定部４０１はメモリ２１３
を配置するアドレス空間を指定する。比較器４００はＡ
ＢＤバス２１９とマツピングアドレス指定部４０１と比
較してＦＰＭ２０３もしくはＤＰＭ２０６内のアドレス
情報がマツピングアドレス指定部・４０１のデータと一
致した時、つまりＦＰＭ２０３もしくはＤＰＭ２０６内
のアドレスが指定されたメモリ２１３のアドレス空間に
含まれる時は、比較器４００の出力がアクティブとなり
、第３回路４０３を介してＥＮＳＡＭＰ信号が１”とな
り読出しバッファ２１４の動作を可能にする。また連続
命令コードリードサイクル時、Ｃ６信号が′１”となる
のでインバータ２２１の出力が“１”となった時ラッチ
４０２の出力ＳＬＲＯＭ信号が″１”となりメモリ２１
３が選択されアクセス可能となる。他のリードサイクル
時はＣ６信号が“０”の為、インバータ２２７の出力が
“１”のとき、ラッチ４０２の書込みクロックが“１”
となり比較器４００の出力がラッチ４０２に入力される
。一般に読出しバッファ２１４は、メモリ２１３のデー
タを高速に読出すため０ＭＯ８構成であってもＥＮＳＡ
ＭＰ信号が“１”の動作状態時にデータの変化がなくて
も定常的に電力を消費する構成となっており、またＥＮ
ＳＡＭＰ信号が“０′″から“１”となり停止状態から
動作状態になった時は定常動作状態になるまで所定の時
間（ｔａＵ、）を必要とする構成を採る。また、ＳＬＲ
ＯＭ信号が“１”のときのみバスインタフェース部２０
１はメモリ２１３のテータをＡＤババス００に出力する
。

次に第５図を用いて連続命令コードリードサイクル時の
動作を説明する。

連続命令コードリードサイクルは複数のクロックから成
る４つのＢ１．Ｂ２．Ｂ３．Ｂ４のアドレス設定のため
の基本ステートと、連続的に命令コードを読出すＢ５．
Ｂ６．Ｂ７のステートで構成されていて、実行制御部１
０３はこれらのステートでＬＳ　Ｉ　２　Ｑ　Ｏに各種
制御信号を出力することにより命令実行に伴うメモリ２
１３のデータリードサイクルの制御をしている。なお、
連続命令コード読出しを続ける時はＢ６ステートを続け
る。ここで使用するアドレスＮ、Ｎ＋１．Ｎ＋２、Ｎ＋
３．Ｎ＋４．Ｎ＋５はすべてアドレス指定部４０１で指
定されるアドレス範囲内である。

まず、マイクロプログラム上１００は、Ｂｌステートで
ＡＬＥ信号３０５を“１“、５ＴＢＦ信号３０３を０”
、５ＴＢＤ信号３０４を″０″ニジ、ＡＤババス００上
にアドレスＮを出力する。

ＬＳＩ２００では、バスインタフェース部は、Ｃ１信号
を“ｌ”、Ｃ２信号を１”、Ｃ６信号を“１”にし、Ａ
Ｄババス００上のアドレスＮをＡＤＲバス２１８上に出
力する。すると、Ｆ’ＰＭ２０３にはマルチプレクサ２
０２を介してアドレスＮが書込まれるのでＡＢＤバス２
１９上にアドレスＮが出力される。アドレスＮが、マツ
ピングアドレス指定部４０１で指定されるアドレスと一
致した場合には、ＥＮＳＡＭＰ信号が“１″となり読出
しバッファ２１４を動作状態にする。

次にＢ２ステートではマイクロプロセッサ１００はＡＬ
Ｅ信号３０５を“０″にし、また、ＡＤババス００を何
もデータを乗せない状態（以下“ハイインピーダンス状
態”と記す）にする。すると、バスインタフェース部２
０１はＣＩ倍信号“０”。

Ｃ２信号を“０”、ＣＯ倍信号“１”にするので、ＦＰ
Ｍ２０３に格納されているアドレスＮをＦ’ＰＳ２０４
に転送し、マルチプレクサ２１２を介してＡＢババス２
０上に出力する。すると、ＳＬＲＯＭ信号が“ｌ”とな
りアドレスＮに対応するメモリ２１３０番地のデータが
命令コードとして読出され出力ラッチに書込まれる。出
力ラッチはマスタースレーブ構成となっておりインバー
タ２２１の出力が“０“のとき以前に書込まれていった
内容を出力する。次にＢｌステートの中間でマイクロプ
ロセッサ１００はＲＤ信号３０１を“０”にする。する
とバスインタフェース信号はＣ２信号を“１′′にし、
また、ＡＤＲバス２１８の内容をＡＤババス００上に出
力可能にする。このときＣ６信号は“１”のままである
。Ｃ２信号が１”となるとインタクリメンタ２０５でイ
ンクリメントされたアドレスＮ＋１がマルチプレクサ２
０２を介してＦＰＭ２０３に書込まれる。このときアド
レスＮ＋１もマツピングアドレス指定部４０１で指定さ
れるアドレス範囲内であるので、Ｅ　Ｍ　Ｓ　ＡＭＰ信
号は“１ｎのままである。次に、Ｂ３ステートの中間で
マイクロプロセッサ１００は５ＴＢＦ信号、３０３を“
ｌ”にすると、バスインタフェース部２０１はＣ２信号
を′″０′にする。Ｃ２信号がＩＩ　ＯＩＩになると、
アドレスＮ＋１はＡＢババス２０上に出力されてアドレ
スＮ＋１に対するメモリ２１３の番地のアクセスが行な
われる。同時に信号線Ｃ４が“１″となるので出力ラッ
チ２１５の出力であるアドレスＮに対応するメモリ２１
３の番地の内容データ（Ｎ）がＡＤＲバス２１８上に出
力されバスインタフェース部を介してＡＤババス００上
に乗せられる。

マイクロプロセッサ１００は次のＢ４ステートの前半の
所定のタイミングでデータ（Ｎ）を入力し実行制御部を
介してデータ（Ｎ）をデータバス１０７に乗せ、データ
キコー１０２に書込む。処理実行部１０１はデータ（Ｎ
）を命令コードとして解読し、対応する演算処理を実行
する。Ｂ４ステートにおいて、マイクロプロセッサ１０
０は５ＴＢＦ信号３０３を“０”にするのでバスインタ
フェース部２０１はＣ２信号を“１”にする。Ｃ２信号
が１になるとアドレスＮ＋２がＦＰＭ２０３に入力され
る。Ｂ４ステートの中間でマイクロプロセッサはＲＤ信
号３０１を“１”、５ＴＢＦ信号３０３を“ｌ”にする
。すると、バスインタフェース部２０１はＡＤババス０
０をハイインピーダンス状態にし、また、Ｃ２信号を０
”にする。するとＡＤＨバス２１８には出力ラッチの内
容（Ｎ＋１）が出力される。次にＢ５ステートの中間で
マイクロプロセッサ１００はＲＤ信号３０１ヲＩＩ　Ｑ
　＋＋にする。するとバスインタフェース部２０１はＡ
Ｄババス００上にＡＤＲバス上のデータ（Ｎ＋１）を乗
せる。

Ｂ６ステートではマイクロプロセッサ１００は５ＴＢＦ
信号３０３を０”にする。また、Ｂ４ステートと同様に
ＡＤババス００上のデータ（Ｎ＋１）をデータキコ−１
０２に書込む。以下同様に５ＴＢＦ信号３０３が“０″
から“ｌ”に変化する時にメモリ２１３の連続した番地
に記憶されているデータをＡＤババス００に乗せ、マイ
クロプロセッサ１００はそのデータを入力することを操
り返すことにより、命令コードを読出している時に次の
アドレスのアクセスを行ない高速に命令コードの読出し
を実行する。

また、５ＴＢＦ信号３０３が“１”から“０”に変化す
る時にＡＢＤバス２１９の内容かりロ゛ケーション制御
部により指定されたアドレス範囲内であるかどうかの判
定を行ない、指定されたアドレス範囲であると、ＥＮＳ
ＡＭＰ信号及びＳＬＲＯＭ信号がそれぞれＩＩＩＩＺ１
″１″になるが、指定されたアドレス範囲外を比較器４
００が判定すると、ＥＮＳＡＭＰ信号及びＳＬＲＯＭ信
号がそれぞれ“０″ＺＩＩＯ″′となり読出しバッファ
２１４が動作を停止し、低消費電力となる。マイクロプ
ロセッサ１００がＢ６ステートの発生を続ける間命令コ
ードの連続リードサイクルが続き、最後にＢ７ステート
を発生して連続命令コードリードサイクルを終了する。

ＢＴステートではマイクロプロセッサ１００はＢ４ステ
ートと同様な動作を行なう。

以上の連続命令コードリードサイクルのＢ１ステートで
Ｅ　Ｎ　Ｓ　ＡＭＰ信号が“１”になって読出しバッフ
ァ２１４を動作状態にしてからｔＢｔ１１時間後にＳＬ
ＲＯＭ信号なパ１”にしてメモリ２１３のアクセスを行
なうように制御するのでｔ　ＦＮＪｆ時間内に読出しバ
ッファが定常動作状態となり、正常なデータの読出しが
可能となる。

次にＦＰＭ２　Ｑ　３に格納されているアドレス情報が
マツピングアドレス指定部４０１で指定されるアドレス
範囲外の場合の動作を第６図を用いて説明する。

第６図において、アドレスＬ、Ｌ＋１．Ｌ＋２はマツピ
ングアドレス指定部４０１で指定されるアドレス範囲外
でアドレスＬ＋３．Ｌ＋４がアドレス範囲内であるとす
る。すると、Ｂｌ、Ｂ２゜Ｂ３．Ｂ４．Ｂ５ステートま
ではＥＮＳＡＭＰ信号が′″０″のままであるが、゛Ｂ
６Ｂ６ステートいて、ＡＢＤバス２１９がＬ＋３となる
とＥＮＳＡＭＰ信号が１“′となりＢ６ステートの中間
からＳＬＥＰＲＯＭ信号も“１”となりメモリ２１３の
アクセスが可能となる。また、ＳＬＲＯＭ信号が１にな
るのでデータ（Ｌ＋３）がＡＤババス００上に出力され
る。この場合においてもＥＮＳＡＭＰ信号が′″１′′
となってからＳＬＲＯＭ信号が１１１１１になるまでに
ｔＢＵ１時間をとれる構成になっている。

以上のようにメモリ２１３が指定されたアドレス範囲外
では、ＬＳＩ２００の主動作であるメモリ２１３のデー
タの読出し動作は行なわれず、低消費電力となる。

次に第７図を用いて１回のデータリードサイクルの動作
について説明する。

１回のデータリードサイクルはＢｌ、Ｂ２．Ｂ３ステー
トで構成されている。Ｂ１ステートではマイクロプロセ
ッサ１００は、　ＡＬＥ信号３０６を°′１°′に、５
ＴＢＦ信号３０３を“１″に、５ＴＢＤ信号３０４を１
″にする。また、ＡＤババス００にアドレスＫを乗せる
。すると、バスインタフェース部は、Ｃ１信号を“１”
に、Ｃ３信号を“１”に、Ｃ６信号を“０”にする。す
ると、アドレスにはＣ６信号が′０″であるためＤＰＭ
２０７に書込まれて、Ｃ６信号が“０”である為、アド
レスには、マルチプレクサ２１０を介してリロケーショ
ン制御部に入力される。アドレスＫがマツピングアドレ
ス指定部４０１により指定されるアドレス範囲内だと、
Ｅ　Ｎ　Ｓ　Ａ　Ｍ　Ｐ信号が“ｌ゛となる。次にＢ２
ステートではマルチプレクサ１００がＡＬＥ信号３０５
を０”にするためＣ３信号が０′となりＤＰＳ　２０８
にアドレスＫが書込まれ、マルチプレクサ２１２を介し
てメモリ２１３をアクセスする。また同時にＳＬＲＯＭ
信号も１″となる。また、Ｃ５信号もＩＩ　Ｉ　ＩＩと
なり出力バッファ２１６からアドレスＫに対応するメモ
リ２１３の番地のデータ（Ｋ）がＡＤＲバス２１８に出
力される。マイクロプロセッサ１００はＢ２ステートの
中間でＲＤ倍信号ＩＩ　Ｏｒ＋にするため、バスインタ
フェース部２０１はデータ（Ｋ）をＡＤババス００上に
読出す。マイクロプロセッサ１００はＢ３ステートの所
定のタイミングでデータ（Ｋ）を入力し、処理実行部が
データとして演算処理に使用する。

次に第８図を用いて連続データリードサイクルについて
説明する。連続データリードサイクルＢ１、Ｂ２．Ｂ３
．Ｂ４ステートで構成され、連続的にデータが読出され
る動作のときＢ３ステートが繰返し出力される。連続デ
ータリードサイクルのＢ１ステートにおいて、マイクロ
プロセッサはＡＬＥ信号３０５を“１″に、５ＴＢＦ信
号３０３を“′０゛′に、５ＴＢＤ信号を“′１”にす
る。また、ＡＤババス００上にアドレスＭを出力する。

すると、バスインタフェース部は、Ｃ３信号を“１ｎに
し、ＤＰＭ２０７にアドレスＭを書込む。このときＣ６
信号は“０”である為、マルチプレクサ２１２．２１０
は、それぞれＤＰＳ　２０８．ＤＰＭ２０７の出力を選
択する。後は連続命令フードリードサイクルと同様に５
ＴＢＦ３０３信号の立上がりに同期してＤＰＳ　２０　
ｇの内容をインクリメントし、対応するメモリ２１３の
番地のデータを読出す。

アドレスＭ、Ｍ＋１．Ｍ＋２がマツピングアドレス指定
部４０１で指定されるアドレス範囲内でアドレスＭ＋３
がマツピングアドレス指定部４０１で指定されるアドレ
ス範囲外の場合、ＡＢＤＢ１ステートドレスＭ＋３を出
力したＢ３ステートの中間において、比較器４００はＯ
を出力するが、ラッチ４０２の出力が“１”のためＥＮ
ＳＡＭＰ信号は“１”のままである。続く次のＢ３ステ
ートにおいてマイクロプロセッサ１００が５ＴＢＦ信号
３０３を１１１＋にするとバスインタフェース部がＣ３
信号を“′０パにするためラッチ４０２にはＩＩ　ＯＩ
Ｉが書込まれＥＮＳＡＭＰ信号及びＳＬＲＯＭ信号共“
Ｏ”となりメモリ２１３からのデータ読出し動作は、ア
ドレスＭ＋２に対応するメモリ２１３０番地のデータで
終了する。

また、命令コード読出し時にはＦＰＭ２０３　。

ＦＰＳ２０４．出力ラッチ２１５を使用し、データ読出
し時にはＤＰＭ２０７．ＤＰＳ２０８．出力ラッチ２２
５が使用されるために、命令コードの読出し動作中にデ
ータの読出し動作を割込ませて実行したとしても、命令
コードの読出しの動作が中断されるだけでデータの読出
し動作終了後に引続いて命令コード読出し動作を再開で
きる。

以上述べたようにマイクロコンピュータでは高速に命令
コード及びデータをメモリ２１３から読出せると共にリ
ロケーション制御部２１１により指定されていないアド
レス空間をアクセスした場合は、メモリ２１３と読出し
バッファ２１４を停止状態にして低消費電力化できる。

次に本発明の第２の実施例を第２図と第４図を用いて説
明する。

第２図に示すマイクロコンピュータは第１図でＮＧ［し
たマイクロコンピュータのメモリ２１３の他にデータの
リード及びデータのライトが可能なＲＡＭ構成のメモリ
２２２を付加している。また、マイクロプロセッサは、
アドレスに続いてＡＤババス００上に出力するライトデ
ータをメモリ２２２に書込む為のライト信号（以下゛Ｗ
Ｒ信号”と記す）３０２をＬＳＩ２００に供給する。デ
ータライトサイクル時にはＷＲ信号３０２に同期してＣ
７信号が“１パとなり、ＡＤババス００上のライトデー
タがバスインタフェース部を介してＡＤＲバスに出力さ
れ、ＡＤＲバス上のライトデ”−夕がライト制御部２２
４を介してメモリ２２２に書込まれる。また、メモリ２
２２を選択するＳＬＲＡＭ信号は第４図に示すリロケー
ション制御部２１１により作成される。

第４図において、メモリ２１３のマツピングアドレス範
囲を指定するＲＯＭマッピングアドレス指定部４０１と
メモリ２２２のマツピングアドレス範囲を指定するＲＡ
Ｍマツピングアドレス指定部４０４とがそれぞれ別々の
比較器４００と比較器４０６に入力されており、比較器
４００と４０６の出力がそれぞれラッチ４０２と４０６
に入力されている。ラッチ４０２と４０６の出力はそれ
ぞれメモリ２１３と２２２の選択信号であるＳＬＲＯＭ
とＳＬＲＡＭ信号となっている。また、比較器４００と
４０６の出力及びラッチ４０２と４０６の出力がそれぞ
れ第３回路４０３，４１０に入力され、ＥＮＲＯＭとＥ
ＮＲＡＭを構成する。ラッチ４０２と４０６の書込み信
号は第３図と同様である為、説明を省略する。

第２図に示すマイクロコンピュータの動作は第１図のマ
イクロコンピュータの動作と基本的に同様で、高速にメ
モリからプログラムまたはデータを読出すことができる
。ただし、リロケーション制御部２１１の制御により２
種のメモリ２１３とメモリ２２２とを選択的にアクセス
することができる。また、リロケーション制御部２１１
の出力ＥＮＲＯＭ、ＥＮＲＡＭ、ＳＬＲＯＭ、ＳＬＲＡ
Ｍ信号の制御によりメモリ２１３．メモリ２２２をアク
セスするアドレスかりロケーション制御部２１１で指定
されるマツピングアドレス範囲外である時、メモ！、Ｉ
　２１３．メモリ２２２を停止状態にして低消費電力化
を図ることができる。

〔発明の効果〕

以上説明したように本発明は、特に高速なプ四グラムリ
ード、データリードが要求されるシステムにおいて、記
憶装置自体に高速参照機能を付加させる必要があるが、
アドレスカウンタとメモリからの読出しデータを保持す
る出力ラッチにより読出ししている命令コードまたはデ
ータの次のアドレスに対応するデータを先読みしている
為にアクセス時間の短い、非常に高速なメモリを提供で
きる効果がある。また、リロケーション制御回路により
メモリのマツピングアドレスをアクセスに先立って検出
することによりメモリのマツピングアドレス空間以外の
アドレスに対するアクセス時に記憶装置を低消費電力化
できる効果もある。

【図面の簡単な説明】

第１図は本発明を実施した第１のマイクロコンピュータ
のブロック図、第２図は本発明を実施した第２のマイク
ロコンピュータのブロック図、第３図は第１図のりロケ
ーション制御部の詳細図、第４図は第２図のりロケーシ
ョン制御部の詳細図、第５図、第６図は連続命令コード
リードサイクル図、第７図は１回のデータのリードサイ
クル図、第８図は連続データリードサイクル図、第９図
は従来例のブロック図、第１０図は第９図におけるデー
タリードサイクル図である。２０１・・・・・・バスインタフェース。代理人　弁理士　　内　原　　　音栢″３回第４−父家Ｔ３１　　　　５２　　　８３

Claims

【特許請求の範囲】

命令コードを含む各種処理データを記憶する記憶手段と
、命令実行によりデータ処理を行なうデータ処理手段を
行なうデータ処理手段とを有するマイクロコンピュータ
システムにおいて、前記記憶手段のアドレスを指示する
アドレス情報を格納するアドレス指示手段と、該アドレ
ス指示手段の格納内容を更新する更新手段と、前記アド
レス指示手段により指示され読出された前記記憶手段の
出力を保持する保持手段と、前記記憶手段を配置するア
ドレス空間を指定する指定手段と、前記アドレス指示手
段に格納されるアドレス情報が前記指定手段により指定
されるアドレス空間内に含まれることを前記アドレス指
示手段による前記記憶手段の指示に先行して検出し、前
記記憶手段を動作状態にする状態制御手段と、前記記憶
手段と前記データ処理手段とのデータ転送における読出
しアドレスの前記アドレス指示手段への送出に続いて指
示され、また状態制御手段により動作状態に制御された
前記記憶手段と前記データ処理との１回のデータ転送を
行なう第１の転送手段と、前記更新手段と前記保持手段
に対し、更新制御信号を出力し、前記保持手段内に動作
状態に制御された前記記憶手段からの読出しデータを保
持させると共に前記アドレス指示手段に次に読出すアド
レスを先行的に格納することによりアドレス情報を送出
することなしに前記保持手段と前記データ処理手段間で
連続データ転送を行なう第２の転送手段を有することを
特徴とするマイクロコンピュータシステム。