JPH03111950A

JPH03111950A - マイクロコンピュータシステム

Info

Publication number: JPH03111950A
Application number: JP1250159A
Authority: JP
Inventors: Yasumi Inoue; 井上　安美; Yukihiro Nishiguchi; 西口　幸弘
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1989-09-26
Filing date: 1989-09-26
Publication date: 1991-05-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、メモリに記憶されたプログラム及び処理デー
タをデータ処理手段が順次読み出して実行するマイクロ
コンピュータシステムに関する。

［従来の技術］近年、マイクロプロセッサは、アーキテクチャの改良に
よって、その命令処理の実行速度が大幅に向上し、高速
の命令処理が可能になってきた。

しかしながら、マイクロプロセッサとメモリとの間のプ
ログラム及びデータのリード時間は、メモリアクセスス
ピードの制限から、マイクロプロセッサの実行時間に比
較して相対的に長く、マイクロプロセッサの命令実行に
要する全体的な時間を長くさせる大きな原因となってい
る。特にプログラムのように連続したアドレスに記憶さ
れている命令コードを読み出して入力するときには、マ
イクロプロセッサ全体の処理時間の大半がメモリからの
命令コード待ち状態となり、マイクロコンピュータシス
テム全体の処理速度を低下させている。

第１０図は従来のマイクロコンピュータシステムの構成
を示すブロック図である。

データの入出力処理及びマイクロコンピュータシステム
全体を制御するマイクロプロセッサ５００と、このマイ
クロプロセッサ５００の処理データ及びプログラムを格
納するメモリ６００とは、アドレスデータバス（以下、
ＡＤババス呼ぶ）７００を介して接続されている。マイ
クロプロセッサ５００は、命令を実行する処理実行部５
０１と、マイクロプロセッサ５００全体の動作を制御す
る実行制御部５０２とがら構成されている。マイクロプ
ロセッサ５００は、リード信号（以下、ＲＤ倍信号呼ぶ
）によってメモリθＯＯから処理データ及びプログラム
をリードする。また、ＡＤバス７００にはアドレスラッ
チ６０１が接続されている。アドレスラッチ６０１は、
マイクロプロセッサ５００からＡＤバス７００を介して
与えられるマルチプレクスされたアドレス情報と命令コ
ード及び入力データとをデマルチプレクスしてアドレス
情報のみをアドレスラッチイネーブル信号（以下、ＡＬ
Ｅ信号と呼ぶ）に従ってラッチし、アドレスバス（以下
、ＡＤＲＳバスト呼ぶ）８０２を介してメモリ６００の
アドレスを指定するものとなっている。

次に連続したアドレスに配置されたプログラムの連続的
な入力におけるマイクロプロセッサ５００とＡＤバス７
００上のアドレス情報及びデータの流れについて第１１
図のタイミングチャートを参照して説明する。

一般にプログラムは連続したメモリ領域に順に格納され
ており、マイクロプロセッサ５００は、これらのプログ
ラムをアドレス順序に従ってＡＤバス７００を介して読
み出し、実行している。プログラム入力は、第１１図に
示すように、Ｂ１゜Ｂ２．Ｂ３の基本ステートから構成
されている。

まず、マイクロプロセッサ５００は、ＢＩステート中Ａ
ＬＥ信号をアクティブにすると同時に、Ｂ、からＢ２に
かけて読み出しアドレスをＡＤバス７００上に出力する
。続くＢ２ステートの中間からＢ３ステートの中間のタ
イミングでＲＤ倍信号アクティブレベルにする。これに
より、ＲＤ倍信号同期してメモリ８００からＡＤバス７
００上にデータが読み出される。マイクロプロセッサ５
００は、Ｂ３ステートの所定のタイミングでＡＤバス７
００上のデータを取り込む。以上の一連の処理により、
プログラム入力の１つのデータリードサイクルが完了す
る。

［発明が解決しようとする課題］しかしながら、上述した従来のマイクロコンピュータシ
ステムでは、処理実行部５０１がＢ、ステートでアドレ
スＡＤＲ８を実行制御部５０２に出力してからＮＢ３ス
テートの中間でそのアドレスに対応するデータを受は取
るまでの間、データが入力されるのを待っているだけで
あり、この処理実行部５０１の遊び時間がマイクロコン
ピュータ全体の処理速度を低下させている。特に、プロ
グラムの入力に要する時間は命令の実行時間に比較して
十分長く、データリードサイクル中、マイクロプロセッ
サ５００がデータ待ち状態となる頻度が高い。その結果
、マイクロプロセッサの処理能力に余裕があるにも拘ら
ず、その処理速度の向上に結びついていないという問題
点を有している。

また、上述した従来のマイクロコンピュータシステムで
は、メモリのアクセス時間を可能な限り短縮するため、
メモリ６００を常にスタンバイ状態にしておく必要があ
る。このため、例えばＣＭＯ８構成のメモリを使用して
いる場合でも、アクセスの有無に拘らず、常に電力が消
費され、マイクロコンピュータシステム全体の低消費電
力化を図ることが難しいという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
高速処理が可能で、しかも低消費電力化を図ることがで
きるマイクロコンピュータシステムを提供することを目
的とする。

［課題を解決するための手段］本発明に係るマイクロコンピュータシステムは、命令コ
ード及びデータからなる情報を記憶する記憶手段と、こ
の記憶手段から読み出された情報に従って所定の処理を
実行するデータ処理手段と、このデータ処理手段によっ
て指定されたアドレス情報を格納するアドレス情報格納
手段と、前記記憶手段が割り当てられるアドレス空間を
示すアドレス空間情報を保持するアドレス空間情報格納
手段と、前記アドレス情報格納手段に格納されたアドレ
ス情報が前記アドレス空間情報格納手段で保持されたア
ドレス空間情報に含まれるか否かを前記記憶手段に対す
るアドレス指定に先立って検出し、前記アドレス情報が
アドレス空間情報に含まれる場合にのみ前記記憶手段を
動作状態に制御する制御手段と、前記アドレス情報格納
手段に格納されたアドレス情報を連続的に更新する更新
手段と、この更新手段によるアドレス情報の連続的な更
新に伴って前記記憶手段から連続的に読み出された情報
を前記データ処理手段に連続的に転送する転送手段とを
有することを特徴とする。

また、本発明に係るマイクロコンピュータシステムは、
上記のシステムにおいて、前記アドレス情報格納手段と
して、命令コードの読み出しアドレスを格納する第１の
アドレス情報格納手段と、データの読み出しアドレスを
格納する第２のアドレス情報格納手段とを備え、これら
各アドレス情報格納手段に格納されたアドレス情報を夫
々別個に連続的に更新する第１及び第２の更新手段と、
これら更新手段による連続的な更新に伴って前記記憶手
段から連続的に読み出された情報を前記データ処理手段
に夫々連続的に転送する第１及び第２の転送手段とを、
前記更新手段及び前記転送手段として有することを特徴
としている。

［作用コ本発明によれば、アドレス情報格納手段に格納されたア
ドレス情報を更新手段で連続的に更新し、この連続的に
更新されたアドレス情報によって前記記憶手段のアドレ
ス指定を行なうことにより、記憶手段から連続的にデー
タの読み出しを行なうようにしたので、アクセス時間が
短い、高速のメモリアクセスが可能になり、全体的な処
理時間の短縮を図ることができる。しかも、本発明によ
れば、アドレス情報格納手段に格納されたアドレス情報
がアドレス空間情報格納手段で保持されたアドレス空間
情報に含まれるか否かを記憶手段に対するアドレス指定
に先立って検出し、前記アドレス情報がアドレス空間情
報に含まれる場合にのみ記憶手段を動作状態に制御する
ようにしているので、記憶装置が使用されない期間の消
費電力を抑制し、処理速度の高速化を損なうことなしに
大幅な低消費電力化を図ることができる。

また、本発明によれば、命令コードの連続読み出しのた
めの系統と、データの連続読み出しのための系統とを別
個独立に設けることにより、命令コードの読み出し動作
中にデータの読み出し動作を割り込ませて実行したとし
ても、命令コードの読み出し動作が中断されるだけで、
データの読み出し動作終了後に直ちに命令コード読み出
し動作を再開することができ、更に処理速度を向上させ
ることができる。

［実施例］以下、添付の図面に基づいて本発明の実施例について説
明する。

第１図は本発明の第１の実施例に係るマイクロコンピュ
ータシステムのブロック図である。

このマイクロコンピュータシステムは、データの入出力
処理、演算処理及びマイクロコンピュータ全体の制御を
行なうマイクロプロセッサ１００と、このマイクロプロ
セッサ１００が実行するプログラム及び演算に必要なデ
ータを格納するＬＳＩ化されたメモリユニット２００と
から構成されている。これらマイクロプロセッサ１００
とメモリユニット２００とは、アドレスデータバス（以
下、ＡＤババス呼ぶ）３００で接続されている。

マイクロプロセッサ１００及びメモリユニット２００に
はリセット信号ＲＥＳＥＴが供給されており、この信号
によって内部のハードウェアが初期化されるようになっ
ている。

マイクロプロセッサ１００は、命令を実行する処理実行
部１０１と、メモリユニット２００から読み出された命
令コード及び処理データを読み出し順に記憶し、処理実
行部１０１からの要求に応じてそれらを順次出力するデ
ータキュー１０２と、マイクロプロセッサ１００全体の
動作を制御する実行制御部１０３とから構成されている
。処理実行部１０１は、命令実行に伴って、実行制御部
１０３に対し、後述するメモリユニット２００内のメモ
リ２１３との間のメモリリードサイクルの起動を要求す
るバスリクエスト信号ＢＲＱと、メモリ２１３のアクセ
ス先のアドレス情報ＡＤＲ８とを出力する。実行制御部
１０３は、バスリクエスト信号ＢＲＱを受けて処理実行
部１０１ヘアクツリツジ信号ＡＣＫを出力する。

また、このマイクロプロセッサ１００からメモリユニッ
ト２００へは、アドレスラッチイネーブル信号（以下、
ＡＬＥ信号と呼ぶ）、リードデータ信号（以下、ＲＤ倍
信号呼ぶ）並びに制御信号である５ＴＢＦ信号及び５Ｔ
ＢＤ信号が供給されテイル。ＡＬＥ信号は、ＡＤババス
００上のアドレス情報を後述するＦ　ＰＭ２０３又はＤ
ＰＭ２０６にラッチさせるための信号である。ＲＤ倍信
号、メモリ２１３からデータの読出を行なうためのロウ
アクティブ信号、５ＴＢＦ信号は、ＡＤババス００上の
アドレス情報をＦ　ＰＭ２０３にラッチさせるタイミン
グ及び後述する連続命令コードリードサイクルにおける
メモリ２１３からの読出タイミングを与える制御信号で
あり、５ＴＢＤ信号は、ＡＤババス００上のアドレス情
報をＤＰＭ２０８にラッチさせるタイミング及び後述す
る連続データリードサイクルにおけるメモリ２１３から
の読出タイミングを与える制御信号である。

一方、メモリユニット２００は、次のように構成されて
いる。

即ち、マイクロプロセッサ１００とのインタフェース部
分には、バスインタフェース部２０１が設けられている
。このバスインタフェース部２０１は、マイクロプロセ
ッサ１００からの上述した各種信号を受け、制御信号Ｃ
ｓ　＋　Ｃ２ｒ　Ｃ３＋Ｃ４，Ｃ５，ｃｏ、Ｃ７を出力
する。

ＦＰＭ２０３．ＦＰＳ２０４は、マスタスレーブ構成の
ポインタで、ＡＤババス００から、バスインタフェース
部２０１、メモリユニット２００内部のバス（以下、Ａ
ＤＲバスと呼ぶ）２１８及びマルチプレクサ（以下、Ｍ
ＰＸと呼ぶ）２０２を介して入力されたアドレス情報を
ラッチする。

これらＦＰＭ２０３．ＦＰＳ２０４は、命令コードのリ
ードサイクル時に出力されるＣ２信号により制御される
。また、別のマスクスレーブ構成のポインタＤＰＭ２０
７．ＤＰＳ２０８も、上記と同様にアドレス情報をラッ
チするもので、データのリードサイクル時に出力される
Ｃ３信号により制御される。ＦＰＳ２０４の内容は、イ
ンクリメンタ２０５によってインクリメントされ、ＭＰ
Ｘ２０２の一方の入力に与えられている。ＭＰＸ２−０
２は、後述する連続命令コード及び連続データリードサ
イクル時に出力されるＣ１信号に同期してインクリメン
タ２０５の出力を選択する。また、ＤＰＳ２０８の内容
は、インクリメンタ２０９によってインクリメントされ
、ＭＰＸ２０８の一方の入力に与えられている。ＭＰＸ
２０８の他方の入力には、ＡＤＲバス２１８が接続され
ている。

ＭＰＸ２０６は、Ｃ１信号に同期してインクリメンタ２
０９の出力を選択する。ＦＰＳ２０４及びＤＰＳ２０８
の出力は、ＭＰＸ２１２に与えられている。ＭＰＸ２１
２は、連続命令コードリードサイクル時に出力されるＣ
６信号に基づいて、ＦＰＳ２０４又はＤＰＳ２０８の出
力を選択し、ＡＢババス２０を介してアドレス情報ＡＢ
をメモリ２１３に供給する。

また、ＦＰＭ２０３及びＤ　ＰＭ２０７のビット１５及
びビット１４の出力は、ＭＰＸ２１０にも与えられてい
る。ＭＰＸ２１０は、Ｃ８信号によりＦ　ＰＭ２０３又
はＤＰＭ２０７からのアドレス情報のビット１５及びビ
ット１４を選択し、この選択した２ビツトのアドレスビ
ットデータＡＢＤをＡＢＤバス２１９を介して後述する
りロケーション制御部２１１に供給する。

メモリ２１３は、マイクロプロセッサ１００のプログラ
ム及びデータを格納するリードオンリメモリ（ＲＯＭ）
である。このメモリ２１３には、アドレス指定ビット２
２８が付加されている。このアドレス指定ビット２２８
は、メモリ２１３が割り当てられるアドレス空間を指定
するマツピングアドレスのビット１４及びビット１５の
みを記憶する。また、メモリ２１３には、読出バッファ
２１４を介して出力ラッチ２１５，２２５が接続されて
いる。出力ラッチ２１５は、命令コードがメモリ２１３
から連続的に読み出されたときに、その命令コードを０
２信号に同期して順次ラッチする。また、出力ラッチ２
２５は、データがメモリ２１３から連続的に読み出され
たときに、そのデータを０３信号に同期して順次ラッチ
する。出力バッファ２１７，２２６，２１６は、出力ラ
ッチ２１５，２２５及びメモリ２１３の出力を夫々Ｃ４
，Ｃａ、Ｃ５信号に基づいてＡＤＲバス２１８に出力す
る。

アドレスビットレジスタ２２９は、初期化時に０７信号
に同期してアドレス指定ビット２２８から読み出された
情報のうち、ビット１４をＡ　Ｂ　ｒ、ビット１５をＡ
　Ｂ　２に夫々記憶する。

また、リロケーション制御部２１１は、メモリ２１３の
メモリ空間を指定するＳＬＲＯＭ信号及び続出バッファ
２１４の動作を制御するＥＮＳＡＭＰ信号を出力するも
ので、例えば第２図に示すように構成されている。

即ち、比較器４００は、アドレスビットデータＡＢＤと
アドレスピットレジスタ２２９の内容とを比較して、Ｆ
ＰＭ２０３又はＤＰＭ２０ｅ内のアドレス情報のビット
１４及びビット１５がアドレスピットレジスタ２２９の
ＡＢ、、ＡＢ２と一致したとき、つまりＦＰＭ２０３又
はＤＰＭ２０θ内のアドレスが指定されたメモリ２１３
のアドレス空間に含まれるときには、その出力をアクテ
ィブにし、ＯＲ回路４０２を介してＥＮＳＡＭＰ信号を
“１”にして読出バッファ２１４の動作を可能にする。

また、比較器４００の出力はラッチ４０１に与えられて
いる。このラッチタイミングは、インバータ２２１，２
２７の出力及びＣ６信号を入力とするＡＮＤ回路４０６
，４０７、ＯＲ回路４０８及びインバータ４０９からな
る論理回路から与えられている。連続命令コードリード
サイクル時には、Ｃ８信号が“１”になるので、インバ
ータ２２１の出力が“１”となったとき、ラッチ４０１
の出力ＳＬＲＯＭ信号が“１”となり、メモリ２１３が
選択され、アクセスが可能になる。

他のリードサイクル時はＣ８信号が“０”のため、イン
バータ２２７の出力が“１”のとき、ラッチ４０１に入
力される。一般に読出バッファ２１４は、メモリ２１３
のデータを高速に読み出すため、０ＭＯ８構成であって
もＥＮＳＡＭＰ信号が“１”の動作状態時にデータの変
化の有無に拘らず、定常的に電力を消費する構成となっ
ており、またＥＮＳＡＭＰ信号が“０”から“１”とな
って停止状態から動作状態になったときは、定常動作状
態になるまでに、所定の時間（ｔｎ、ｒ）を必要とする
。また、ＳＬＲＯＭ信号が“１”のときのみバスインタ
フエース部２０１はメモリ２１３のデータをＡＤババス
００に出力する。

次に上記のように構成されたマイクロコンピュータシス
テムの動作について説明する。

このシステムでは、連続命令コードリードサイクル、連
続データリードサイクル及び単発的なデータリードサイ
クルの３つのリードサイクルモードが備えられている。

ＡＬＥ信号が“１”のとき、５ＴＢＤ信号が“Ｏ”であ
ると、連続命令コードリードサイクルモードが設定され
る。このモードでは、続くタイミングにおける５ＴＢＦ
信号の立ち上がりに同期してメモリ２１３のデータがＡ
Ｄババス００上に読み出される。

ＡＬＥ信号が“１”のとき、５ＴＢＤ信号が“１”、５
ＴＢＦ信号が“Ｏ”であると、連続データリードサイク
ルモードが設定される。このモードでは、続くタイミン
グにおける５ＴＢＤ信号の立ち上がりに同期して、メモ
リ２１３のデータがＡＤババス００上に読み出される。

ＡＬＥ信号が“１”のとき、５ＴＢＤ信号が“１”、５
ＴＢＦ信号が“１”であると、単発的なデータリードサ
イクルモードが設定される。このモードでは、ＲＤ倍信
号同期して、メモリ２１３のデータがＡＤバ３００上に
読み出される。

次に、第３図のタイミングチャートを参照しながら、連
続命令コードリードサイクル時の動作について説明する
。

連続命令コードリードサイクルは、アドレス設定のため
の４つの基本ステートＢｌｌ　Ｂ２１　Ｂ５１Ｂ４と、
連続的に命令コードを読み出すステートＢ５＋　　ＢＧ
＋　Ｂ７とで構成されている。実行制御部１０３は、こ
れらの各ステートでメモリュニッ）２００に各種制御信
号を出力することにより、命令実行に伴うメモリ２１３
のデータリードサイクルを制御する。連続命令コード読
出を続けるときには、Ｂ８ステートを繰り返すことにな
る。なお、ここで使用されるアドレスＮ、Ｎ＋１．Ｎ＋
２、Ｎ＋３．Ｎ＋５は、全てアドレス指定ビット２２８
で指定されるアドレス範囲内である。

先ず、マイクロプロセッサ１００はＢ１ステートでＡＬ
Ｅ信号を“１”、５ＴＢＦ信号を“０”５ＴＢＤ信号を
“Ｏ”にし、ＡＤババス００上にアドレスＮを出力する
。メモリユニット２００のバスインタフェース部２０１
はＣ１信号を“１”Ｃ２信号を“１”、Ｃ６信号を“１
”にし、ＡＤババス００上のアドレスＮをＡＤＨバス２
１８上に出力する。これにより、ＦＰＭ２０３には、Ｍ
ＰＸ２０２を介してアドレスＮが書き込まれるので、Ａ
ＢＤバス２１９上には、アドレスＮのビット１４及びビ
ット１５が出力される。アドレスＮのビット１４及びビ
ット１５が、アドレスビットレジスタ２２９のＡＢｔ　
、ＡＢ２と一致した場合には、ＥＮＳＡＭＰ信号が“１
”となり、読出バッファ２１４は動作状態となる。

次に８２ステートでは、マイクロプロセッサ１００は、
ＡＬＥ信号を“Ｏ”にし、また、ＡＤババス００に何も
データを出力しない状態（以下、ハイインピーダンス状
態と呼ぶ）にする。そうすると、バスインタフェース部
２０１は、ｃｒ倍信号“０”、Ｃ２信号を“０”、ＣＧ
倍信号“１″にするので、ＦＰＭ２０３に格納されてい
るアドレスＮは、ＦＰＳ２０４に転送され、ＭＰＸ２１
２を介してＡＢババス２０上に出力される。続いて、Ｓ
ＬＲＯＭ信号が“１”となり、アドレスＮに対応するメ
モリ２１３の番地のデータが命令コードとして読み出さ
れ、出力ラッチ２１５に書き込まれる。出力ラッチ２１
５は、マスクスレーブ構成となっており、インバータ２
２１の出力が“０”のとき、以前に書き込まれていた内
容を出力する。Ｂ２ステートの中間でマイクロプロセッ
サ１００は、ＲＤ倍信号“０”にする。これを受けてバ
スインタフェース部２０１は、Ｃ２信号を“１”にし、
また、ＡＤＲバス２１８の内容をＡ、　Ｄバス３００上
に出力可能にする。このとき、Ｃ６信号は“１”のまま
である。Ｃ２信号がｌ（Ｉ　Ｉ＋となると、インクリメ
ンタ２０５でインクリメントされたアドレスＮ＋１がＭ
ＰＸ２０２を介してＦＰＭ２０３に書き込まれる。この
とき、アドレスＮ＋１もアドレス指定ビット２２８で指
定されるアドレス範囲内であるので、ＥＮＳＡＭＰ信号
は“１”のままである。

次にＢ３ステートの中間で、マイクロプロセッサ１０は
、５ＴＢＦ信号を＋１”にすると、バスインタフェース
部２０１は、Ｃ２信号を“Ｏ”にする。Ｃ２信号が“Ｏ
”になると、アドレスＮ＋１はＡＢババス２０上に出力
されて、アドレスＮ＋１に対するメモリ２１３の番地の
アクセスが行なわれる。同時に０４信号が“１”になる
ので、出力ラッチ２１５の出力であるアドレスＮに対応
するメモリ２１３の番地の内容であるデータ（Ｎ）がＡ
ＤＨバス２１８上に出力され、バスインタフェース部２
０１を介してＡＤババス００上に出力される。

続いてＢ４ステートの前半の所定のタイミングで、マイ
クロプロセッサ１００はデータ（Ｎ）を入力し、実行制
御部１０３を介してデータ（Ｎ）（ＡＤＩ　）をデータ
キュー１０２に書き込む。処理実行部１０１は、データ
（Ｎ）（ＡＤ２　）を命令コードとして解読し、対応す
る演算処理を実行する。このＢ４ステートにおいて、マ
イクロプロセッサ１００は、５ＴＢＦ信号を“Ｏ”にす
るので、バスインタフェース部２０１は、Ｃ２信号を“
１”にする。Ｃ２信号が“１”になると、アドレスＮ＋
２がＦ　ＰＭ２０３に書き込まれる。Ｂ４ステートの中
間で、マイクロプロセッサ１００は、ＲＤ倍信号“１”
、５ＴＢＦ信号を“１”にする。

そうすると、バスインタフェース部２０１は、ＡＤババ
ス００をハイインピーダンス状態にし、また、Ｃ２信号
を“Ｏ”にする。これにより、ＡＤＲバス２１８には出
力ラッチ２１５の内容であるデータ（Ｎ＋１）が出力さ
れる。

次に、Ｂａステートの中間で、マイクロプロセッサ１０
０は、ＲＤ倍信号“０”にする。これにより、バスイン
タフェース部２０１は、ＡＤババス００上にＡＤＲバス
２１８上のデータ（Ｎ＋１）を出力する。

Ｂ８ステートでは、マイクロプロセッサ１００は、５Ｔ
ＢＦ信号を“０”にする。また、Ｂ４ステートと同様に
ＡＤババス００上のデータ（Ｎ＋１）をデータキュー１
０２に書き込む。以下同様に５ＴＢＦ信号が“０”から
“１”に変化するときに、メモリ２１３の連続した番地
に記憶されているデータをＡＤババス００上に乗せ、マ
イクロプロセッサ１００は、そのデータを入力すること
を繰り返すことにより、命令コードの連続的な読出しを
実行する。

また、５ＴＢＦ信号が“１”から“０”に変化するとき
にＡＢＤバス２１９の内容がリロケーション制御部２１
１により指定されたアドレス範囲内であるかどうかの判
定を行ない、もし指定されたアドレス範囲内であると、
ＥＮＳＡＭＰ信号及びＳＬＲＯＭ信号が夫々“１”１”
になるが、指定されたアドレス範囲外であると比較器４
００が判定すると、ＥＮＳＡＭＰ信号及びＳＬＲＯＭ信
号が夫々“０”０”となり、続出バッファ２１４が動作
を停止し、消費電力を抑制する。マイクロプロセッサ１
００がＢ８ステートの発生を続ける間、命令コードの連
続リードサイクルが続き、最後にＢ７ステートを発生し
て連続命令コードリードサイクルを終了する。Ｂ７ステ
ートでは、マイクロプロセッサ１００は、Ｂ４ステート
と同様な動作を行なう。

以上の連続命令コードリードサイクルでは、Ｂ＋ステー
トでＥＮＳＡＭＰ信号が“１″になって読出バッファ２
１４が動作状態になってから、ｔＢｕｒ時間後にＳＬＲ
ＯＭ信号を“１″にして、メモリ２１３のアクセスを行
なうように制御するので、続出バッファ２１４が完全な
定常動作状態となってからアクセスが開始される。この
ため、正常なデータの読出しが可能になる。

次に、この連続命令コードリードサイクルにおいて、Ｆ
ＰＭ２０３に格納されているアドレス情報がアドレス指
定ビット２２８で指定されるアドレス範囲外の場合の動
作を第４図を参照して説明する。

第４図において、アドレスＬ、Ｌ＋１．Ｌ＋２は、アド
レス指定ビット２２８で指定されるアドレス範囲外、ア
ドレスＬ＋３．Ｌ＋４がアドレス範囲内であるとする。

この場合、Ｂｔ　ｔ　８２　＋Ｂ３．Ｂ４．Ｂ５ステー
トまではＥＮＳＡＭＰ信号が“０”のままであるがＮＢ
６Ｂ６ステートいて、ＡＢＤバス２１９がＬ＋３となる
と、ＥＮＳＡＭＰ信号が“１”となり、Ｂ８ステートの
中間からＳＬＲＯＭ信号も“１”となり、メモリ２１３
のアクセスが可能となる。また、ＳＬＲＯＭ信号が“１
”になるので、データ（Ｌ　＋　３　）がＡＤババス０
０上に出力される。この場合においても、ＥＮＳＡＭＰ
信号が“１”となってからＳＬＲＯＭ信号が“１″にな
るまでにｊＢｕｆ時間とれる構成になっている。

以上のように、メモリ２１３が指定されたアドレス範囲
外では、メモリユニット２００の主動作であるメモリ２
１３のデータの読出動作は行なわれず、消費電力を抑制
することができる。

次に第５図を参照しながら、単発的なデータリードサイ
クルの動作について説明する。

単発的なデータリードサイクルは、３つのステートＢｌ
　、Ｂ２−　Ｂ３で構成されている。Ｂ、ステートでは
、マイクロプロセッサ１００は、ＡＬＥ信号を“１”、
５ＴＢＦ信号を“１”、５ＴＢＤ信号を“１”にする。

また、ＡＤババス００にアドレスＫを乗せる。そうする
と、バスインタフェース部２０１は、Ｃ，信号を１”、
Ｃ３信号を“１”、Ｃ６信号を“０”にする。これによ
り、アドレスには、Ｃ８信号が“０”であるため、ＤＰ
Ｍ２０７に書き込まれて、ＭＰＸ２１０を介してリロケ
ーション制御部２１１に入力される。アドレスＫがアド
レス指定ビット２２８で指定されるアドレス範囲内であ
ると、ＥＮＳＡＭＰ信号が１”になる。

次にＢ２ステートでは、マイクロプロセッサ１００がＡ
ＬＥ信号を“Ｏ”にするため、Ｃ３信号が“Ｏ”となり
、ＤＰ８２０８にアドレスＫが書き込まれ、ＭＰＸ２１
２を介してメモリ２１３をアクセスする。また、同時に
ＳＬＲＯＭ信号も１”になる。また、Ｃ５信号も“１パ
となり、出力バッファ２１８からアドレスＫに対応する
メモリ２１３の番地のデータ（Ｋ）がＡＤＲバス２１８
上に出力される。マイクロプロセッサ１００は、Ｂ２ス
テートの中間でＲＤ倍信号“０”にするため、バスイン
タフェース部２０１は、データ（Ｋ）をＡＤババス００
上に読み出す。マイクロプロセッサ１００はＢ３ステー
トの所定のタイミングでデータ（Ｋ）を取り込み、処理
実行部１０１がデータとして演算処理に使用する。

次に第６図を参照しながら、連続データリードサイクル
について説明する。

第６図において連続データリードサイクルは、Ｂｔ、Ｂ
２．Ｂ３．Ｂ４ステートで構成され、連続的にデータが
読み出される動作のときは、Ｂ３ステートが繰り返し実
行される。連続データリードサイクルのＢ＋ステートに
おいて、マイクロプロセッサ１００は、ＡＬＥ信号を“
１”、５ＴＢＦ信号を“０”、５ＴＢＤ信号を“１”に
する。

また、ＡＤババス００上にアドレスＭを出力する。

そうすると、バスインタフェース部２０１は、Ｃ３信号
を“１”にし、ＤＰＭ２０７にアドレスＭを書き込む。

このとき、Ｃ８信号は“Ｏ”であるため、ＭＰＸ２１２
，２１０は、夫々ＤＰＳ２０８、ＤＰＭ２０７の出力を
選択する。後は命令コードリードサイクルと同様に、５
ＴＢＦ信号の立ち上がりに同期してＤＰＳ２０８の内容
をインクリメントシ、対応するメモリ２１３の番地のデ
ータを読み出す。アドレスＭ、Ｍ＋１．　Ｍ＋２がアド
レス指定ビット２２８で指定されるアドレス範囲内で、
アドレスＭ＋３がアドレス指定ビット２２８で指定され
るアドレス範囲外の場合、ＡＢＤバス２１９がアドレス
Ｍ＋３のビット１４及びビット１５を出力したＢ３ステ
ートの中間において、比較器４００は“０”を出力する
が、ラッチ４０１の出力が“１”であるため、ＥＮＳＡ
ＭＰ信号は“１”のままである。

続＜８３ステートにおいて、マイクロプロセッサ１００
が５ＴＢＦ信号を“１”にすると、バスインタフェース
部２０１がＣ３信号を“０”にするため、ラッチ４０１
には“０”が書き込まれ、ＥＮＳＡＭＰ信号及びＳＬＲ
ＯＭ信号が共に“０”となり、メモリ２１３からのデー
タ読出動作は、アドレスＭ＋２に対応するメモリ２１３
の番地のデータで終了する。

次に第７図に基づいてアドレスビットレジスタ２２９の
動作について説明する。

先ず、初期化時において、リセット信号の立ち下がりに
同期してＣ７信号が“１パとなり、アドレス指定ビット
２２８が選択される。このとき、バスインタフェース部
２０１からのＣ５信号が“１”になるので、メモリ２１
３が配置されるアドレス空間を指定するマツピングアド
レスのビット１４及びビット１５に対応するアドレス指
定ビット２２８のビット０とビット１とが出力バッファ
２１６を介してＡＤＲバス２１８に出力される。

そして、出力されたアドレス指定ビット２２８のビット
０とビット１がアドレスピットレジスタ２２９のＡＢＩ
　、ＡＢ２に夫々記憶される。

以上の本システムによれば、連続命令コード読み出し動
作及び連続データ読み出し動作によって高速のメモリア
クセスを実現することができ、しかもメモリアクセスに
先立ってアクセスすべきメモリ空間を判定しているので
、アクセスの必要がないメモリを休止状態にすることに
より、低消費電力化を図ることができる。

また、本システムによれば、命令コード読み出し時には
、ＦＰＭ２０３、ＦＰＳ２０４、及び出力ラッチ２１５
が使用され、データ読み出し時にはＤＰＭ２０７、ＤＰ
Ｓ２０８及び出力ラッチ２２５が使用されるので、命令
コードの読み出し動作中にデータの読み出し動作を割り
込ませて実行したとしても、命令コードの読み出し動作
が中断されるだけで、データの読み出し動作終了後に引
き続いて命令コードの読み出し動作を再開することがで
きる。

第８図は本発明の第２の実施例に係るマイクロコンピュ
ータシステムの構成を示すブロック図である。なお、第
８図において第１図と同一物には同一符号を付し、重複
する部分の説明は省略する。

この実施例に係るマイクロコンピュータシステムでは、
第１図に示した第１の実施例のマイクロコンピュータシ
ステムにおけるメモリ２１３の他に、データのランダム
なり−ド・ライトが可能なＲＡＭ構成のメモリ２２２が
備えられている。また、マイクロプロセッサ１００は、
アドレスに続いてＡＤババス００上に出力されるライト
データを、メモリ２２２に書き込むためのライト信号（
以下、ＷＲ倍信号呼ぶ）をメモリユニット２００に供給
する。

データライトサイクル時には、ＷＲ倍信号同期してＣ８
信号が“１”となり、ＡＤババス００上のライトデータ
がバスインタフェース部２０１を介してＡＤＲバス２１
８上に出力され、ＡＤＲバス２１８上のライトデータが
ライト制御部２２４を介してメモリ２２２に書き込まれ
る。また、アドレス指定ビット２２８の上位２ビツトは
、メモリ２２２を配置するアドレス空間を指定するＲＡ
Ｍマツピングアドレスのビット１５及びビット１４を指
定し、下位２ビツトは、メモリ２１３を配置するアドレ
ス空間を指定するＲＯＭマツピングアドレスのビット１
５及びビット１４を指定する。

アドレスピットレジスタ２２９は、ＡＢ、、ＡＢ２．Ａ
Ｂ、、ＡＢ４の４ビツト構成のレジスタである。このレ
ジスタ２２９の、ＡＢ、、ＡＢ２には、初期化時にＣ７
信号に同期してＲＯＭマツピングアドレスのビット１４
及びビット１５、即ちアドレス指定ビット２２８のビッ
トＯ及びビ、ット１が記憶され、またＡＢ３．ＡＢ４に
は、ＲＡＭマツピングアドレスのビット１４及びビット
１５、即ちアドレス指定ビット２２８のビット２及びビ
ット３が記憶される。

また、リロケーション制御部２１１は、メモリ２２２を
選択するＳＬＲＡＭ信号を生成する。このリロケーショ
ン制御部２１１の詳細を第９図に示す。なお、第９図に
おいて、第２図と同一物には同一符号を付し重複する部
分の説明を省略する。

メモリ２１３のマツピングアドレス範囲及びメモリ２２
２のマツピングアドレス範囲を記憶しているアドレスピ
ットレジスタ２２９のＡ　Ｂ　＋　。

ＡＢ２は比較器４００に、また、Ａ　Ｂ　３　、Ａ　Ｂ
　４は比較器４０３に夫々入力されている。比較器４０
０と比較器４０３の出力は、夫々ラッチ４０１とラッチ
４０４とに入力されている。ラッチ４０１とラッチ４０
４の出力は、夫々メモリ２１３．２２２の選択信号であ
るＳＬＲＯＭ信号となっている。また、比較器４００，
４０３の出力及びラッチ４０１，４０４の出力は、夫々
ＯＲ回路４０２．４０５に入力され、ＥＮＲＯＭ、ＥＮ
ＲＡＭとなって出力される。ラッチ４０１，４０４の書
き込み信号は、第２図の回路と同様である。

この実施例に係るマイクロコンピュータシステムの動作
は、基本的には第１図のマイクロコンピュータの動作と
同様で、高速にメモリからプログラム又はデータを読み
出すことができる。但し、この実施例では、リロケーシ
ョン制御部２１１の制御により、２種のメモリ２１３，
２２２を選択的にアクセスすることができる。また、リ
ロケーション制御部２１１の出力であるＥＮＲＯＭ、Ｅ
ＮＲＡＭ、ＳＬＲＯＭ及びＳＬＲＡＭ信号の制御により
、メモリ２１３，２２２をアクセスするアドレスかりロ
ケーション制御部２１１で指定されるマツピングアドレ
ス範囲外であるとき、メモリ２１３．２２２を停止状態
にして消費電力の低減を図ることができる。

［発明の効果コ以上説明したように、本発明によれば、アドレス情報格
納手段に格納されたアドレス情報を更新手段で連続的に
更新し、この連続的に更新されたアドレス情報によって
前記記憶手段のアドレス指定を行なうようにしたので、
記憶手段から連続的にデータが読み出され、アクセス時
間が短い、高速のメモリアクセスが可能になる。このた
め、全体的な処理時間を大幅に短縮することができると
いう効果を奏する。

しかも、本発明によれば、記憶手段に対するアドレス指
定に先立って、アドレス情報格納手段に格納されたアド
レス情報がアドレス空間情報格納手段で保持されたアド
レス空間情報に含まれるか否かを検出し、前記アドレス
情報がアドレス空間情報に含まれる場合にのみ記憶手段
を動作状態に制御するようにしたので、記憶装置が使用
されない期間の消費電力を抑制し、処理速度の高速化を
損なうことなしに大幅な低消費電力化を図ることができ
るという効果を奏する。

また、本発明においては、命令コードの連続読み出しの
ための系統と、データの連続読み出しのための系統とを
別個独立に設けることにより、命令コードの読み出し動
作中にデータの読み出し動作を割り込ませて実行したと
しても、命令コードの読み出し動作が中断されるだけで
、データの読み出し動作終了後に直ちに命令コード読み
出し動作を再開することができ、更に処理速度の向上を
図ることができる。

【図面の簡単な説明】

第１図乃至第７図は本発明の第１の実施例に係るマイク
ロコンピュータシステムを説明するための図で、第１図
は同システムのブロック図、第２図はりロケーション制
御部の詳細を示すブロック図、第３図及び第４図は連続
命令コードリードサイクル時の動作波形図、第５図は単
発的なデータリードサイクル時の動作波形図、第６図は
連続データリードサイクル時の動作波形図、第７図はア
ドレスピットレジスタの動作波形図、第８図は本発明の
第２の実施例に係るマイクロコンピュータシステムのブ
ロック図、第９図は同システムにおけるリロケーション
制御部の詳細を示すブロック図、第１０図は従来のマイ
クロコンピュータシステムのブロック図、第１１図は同
システムの動作波形図である。１００．５００；マイクロプロセッサ、１０１゜５０１
；処理実行部、１０２；データキュー　１０３．５０２
；実行制御部、２００，２５０；メモリユニット、２０
１；バスインタフェース部、２０２．２０６，２１０．
２１２；マルチプレクサ、２０３，２０４，２０６．２
０７；ポインタ、２１３．２２２，６００；メモリ、２
１９；リロケーション制御部、２２９；アドレスピット
レジスタ、３００，７００；アドレスデータバス、６０
１；アドレスラッチ

Claims

【特許請求の範囲】

（１）命令コード及びデータからなる情報を記憶する記
憶手段と、この記憶手段から読み出された情報に従って
所定の処理を実行するデータ処理手段と、このデータ処
理手段によって指定されたアドレス情報を格納するアド
レス情報格納手段と、前記記憶手段が割り当てられるア
ドレス空間を示すアドレス空間情報を保持するアドレス
空間情報格納手段と、前記アドレス情報格納手段に格納
されたアドレス情報が前記アドレス空間情報格納手段で
保持されたアドレス空間情報に含まれるか否かを前記記
憶手段に対するアドレス指定に先立って検出し、前記ア
ドレス情報がアドレス空間情報に含まれる場合にのみ前
記記憶手段を動作状態に制御する制御手段と、前記アド
レス情報格納手段に格納されたアドレス情報を連続的に
更新する更新手段と、この更新手段によるアドレス情報
の連続的な更新に伴って前記記憶手段から連続的に読み
出された情報を前記データ処理手段に連続的に転送する
転送手段とを有することを特徴とするマイクロコンピュ
ータシステム。
（２）命令コード及びデータからなる情報を記憶する記
憶手段と、この記憶手段から読み出された情報に従って
所定の処理を実行するデータ処理手段と、このデータ処
理手段によって指定された命令コードの読み出しアドレ
ス情報を格納する第１のアドレス情報格納手段と、前記
データ処理手段によって指定されたデータの読み出しア
ドレス情報を格納する第２のアドレス情報格納手段と、
前記記憶手段が割り当てられるアドレス空間を示すアド
レス空間情報を保持するアドレス空間情報格納手段と、
前記第１又は第２のアドレス情報格納手段に格納された
アドレス情報が前記アドレス空間情報格納手段で保持さ
れたアドレス空間情報に含まれるか否かを前記記憶手段
に対するアドレス指定に先立って検出し、前記アドレス
情報がアドレス空間情報に含まれる場合にのみ前記記憶
手段を動作状態に制御する制御手段と、前記第１及び第
２のアドレス情報格納手段に格納されたアドレス情報を
夫々連続的に更新する第１及び第２の更新手段と、前記
第１又は第２の更新手段によるアドレス情報の連続的な
更新に伴って前記記憶手段から連続的に読み出された情
報を前記データ処理手段に夫々連続的に転送する第１及
び第２の転送手段とを有することを特徴とするマイクロ
コンピュータシステム。