JPH01241645A

JPH01241645A - 演算処理装置

Info

Publication number: JPH01241645A
Application number: JP63069055A
Authority: JP
Inventors: Yoichi Sato; 洋一佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-03-23
Filing date: 1988-03-23
Publication date: 1989-09-26
Anticipated expiration: 2010-03-06
Also published as: JPH0719224B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置の一部を構成する演算処理装置に
関し、特にキャッシュ・メモリと複数のＬＳＩチップと
で構成される演算処理装置におけるキャッシュ・メモリ
とＬＳＩチップとの間のデータ転送にかかる技術に関す
るものである。

〔従来の技術〕

近年、電子デバイスの集積化の進歩が著しく、高性能の
演算処理装置も数個のＬＳＩチップで実現されるように
なってきた。

ところで、このような高性能の演算処理装置では、処理
の一層の高速化を図る目的でキャッシュ・メモリが採用
されるが、ＬＳＩチップが複数個の場合はキャッシュ・
メモリの続出し先や書込み元が複数のＬＳＩチップにま
たがることになり、個々にデータ・パスを設けるとキャ
ッシュ・メモリのピン数が膨大となってしまうことから
、−Ｓにはデータ・パスをパス化して各ＬＳＩチップで
共通利用し、ピン数制限におさまるようにしている。

〔発明が解決しようとする課題〕

上述したように、従来の演算処理装置は、キャッシュ°
メモリとのアクセスのためのデータ・ノマスをバス化す
ることにより、キャッシュ°メモリのピン数を少なくし
ていた。しかしながら、■バスに接続されるＬＳＩチッ
プ数が多くなるとバスの線長が長（なり、静電容量の増
大によりバス上の信号の遅延時間が増大してキャッシュ
・メモリの高速なアクセスが行えない。

■バス方式であるためｌサイクルで１つのデータ転送し
かできない。

等の欠点があった。

特に、キャッシュ・メモリのアクセスをパイプライン化
している演算処理装置にあっては、キャッシュ・メモリ
の読出し時間の増大はマシン・サイクルの短縮化を阻む
直接的な要因となることから、演算処理装置の性能を低
下させることとなり、■についての対策は重要な問題で
あった。また、■についてもデータ転送の効率を上げる
うえで重要な問題であった。

本発明は上記の点に鑑み提案されたものであり、その目
的とするところは、高速なキャッシュ・メモリのアクセ
スを行うことができると共に、同時に２つ以上のデータ
転送を可能としてデータ転送の効率を高めることのでき
る演算処理装置を提供することにある。

（課題を解決するための手段〕本発明は上記の目的を達成するため、キャッシュ・メモ
リと複数のＬＳＩチップとから構成され、前記キャッシ
ュ・メモリと２個以上の前記ＬＳＩチップとの間でデー
タ転送が行われる演算処理装置において、前記キャッシ
ュ・メモリを２個以上のバンクに分割すると共に、任意
の入出力端子間を接続状態とできるクロス・バー・スイ
・ノチ機能を有するチップを介して前記キャッシュ・メ
モリと２個以上の前記ＬＳＩチップとを接続し、前記ク
ロス・バー・スイッチ機能を有するチ・ノブを介して２
個以上の異なる前記ＬＳＩチップと前記キャッシュ・メ
モリの２個以上の異なるバンクとの間で同時にデータ転
送を行うようにしている。

〔作用〕

本発明の演算処理装置にあっては、クロス・バー・スイ
ッチ機能を有するチップを介し、キャッシュ・メモリの
分割されたバンクと、異なるＬＳＩチップとの間で同時
にデータ転送が行われる。

〔実施例〕

以下、本発明の実施例につき図面を参照して詳細に説明
する。

第１図は本発明の演算処理装置を含む情報処理装置の一
実施例を示す構成図である。第１図において、９０が本
発明の対象となる演算処理装置であり、この演算処理装
置９０はシステム・バス９４を介して主記憶装置９１．
入出力制御装置９２゜システム制御装置９３と接続され
ている。なお、第１図では示していないが、マルチプロ
セッサ構成においては他に数台の演算処理装置をシステ
ム・バス９４に接続し、更に主記憶容量の増大時には主
記憶装置を複数台にしてシステム・バス９４に接続する
ものである。

また、演算処理装置９０は、命令制御回路１０゜アドレ
ス変換制御回路２０．バス制御回路３０゜演算制御回路
４０．高速演算回路５０．制御記憶回路６０を構成する
各ＬＳＩチップと、複数個のランダム・アクセス・メモ
リ（ＲＡＭ）から構成される制御記憶８５と、キャッシ
ュ・メモリ８３゜８４と、アドレス・アレイ　（ＡＡ）
８１と、コピー・アドレス・アレイ　（ＣＡＡ）８２と
、複数個のＬＳＩチップから構成されるクロス・バー・
スイッチ７０とで構成されている。

次に、キャッシュ・メモリ８３．８４および主記憶装置
９１に対する読出しオペレーション動作について説明す
る。先ず、命令あるいはオペランドの読出し指示と読出
しアドレスは命令制御回路１０から結線１０２を介して
アドレス変換制御回路２０へ転送される。上記読出しア
ドレスが仮想アドレスの場合はアドレス変換制御回路２
０内で仮想アドレスから実アドレスに変換される。アド
レス変換制御回路２０は読出し実アドレスを結線２０１
．２０２，２０３，２０４上に出力し、キャッシュ・メ
モリ８３．８４と主記憶袋ｒｆ１９１との対応関係、す
なわちキャッシュ・メモリ８３゜８４の登録情報を記憶
し登録の有無を判定するアドレス・アレイ８１から結線
２０２°を介して返送される信号によりキャッシュ・ヒ
ツト（登録有り）か否かを判定し、キャッシュ・ヒツト
ならばキャッシュ・メモリ８３あるいはキャッシュ・メ
モリ８４の読出しデータを有効としてクロス・バー・ス
イッチ７０を介して読出し先のＬＳＩチップに返送する
。返送先は、−船釣には、命令の読出しの場合は命令制
御回路１０となり、オペランドの読出しの場合は演算制
御回路４０となるが、特殊な動作においてはアドレス変
換制御回路２０や高速演算回路５０となることもある。

一方、キャッシュ・ヒツトでない場合（キャッシュ・ミ
スあるいはＮＦＢと呼ばれる。）は、バス制御回路３０
によりシステム・バス９４を介して主記憶装置９１に対
しブロック転送要求を送出する。そして、主記憶装置９
１から返送されるデータは、バス制御回路３０を経た後
、結線３０７．クロス・バー・スイッチ７０．結線８３
７あるいは結線８４７によりキャッシュ・メモリ８３あ
るいはキャッシュ・メモリ８４へ書込まれる。また、主
記憶＠ｊ２ｎ９１からの第１回目の返送データはクロス
・バー・スイッチ７０から返送先へ返送される０以上の
ようにして続出しオペレーションが実行される。

次に・キャッシュ・メモリ８３．８４および主記憶装置
９１に対する書込みオペレーション動作について説明す
る。先ず、書込み指示と書込みアドレスは命令制御回路
１０で書込みオペレーションを必！とする命令を解読し
た場合あるいはマイクロ・プログラムで書込みオペレー
ションを実行する場合に命令制御回路１０内で作成され
、結線１０２を介してアドレス変換制御回路２０へ送出
される。その書込みアドレスが仮想アドレスの場合には
アドレス変換制御回路２０で実アドレスへ変換された後
、アドレス変換制御回路２０内の書込みアドレスを保持
するレジスタに保持され、高速演算回路５０等で書込み
データが準備された時点で、キャッシュ・メモリ８３あ
るいはキ中ツシユ・メモリ８４への書込みと、主記憶装
置９１に対する書込み指示、書込みアドレス、書込みデ
ータのバス制御回路３０への送出とが実行される。

ただし・キャッシュ・メモリ８３あるいはキャッシュ°
メモリ８４への書込みは、１亥当するアドレスがキャッ
シュ・メモリ８３あるいはキャッシュ・メモリ８４に登
録されている場合のみ行われる。

そして、バス制御回路３０ではシステム・バス９４を介
して主記憶装置９１への書込みを実行する。

なお、書込みデータは演算制御回路４０において主にマ
イクロ・プログラムの制御下で準備され、結線４０５を
介して高速演算回路５ｏにある書込みデータを保持する
レジスタへ送られた後、書込みアドレスとの同期をとっ
て結ＮｌＡ３０７を介してクロス・バー・スイーフチ７
０へ送られ、バス制御回路３０およびキャッシュ・メモ
リ８３あるいはキャッシュ・メモリ８４へ転送される０
以上のようにして書込みオペレーションが実行される。

キャッシュ・メモリ８３．８４および主記憶装置９１に
対するデータの読出しオペレーションおよび書込みオペ
レーションは以上のように実行されるものであるが、デ
ータが転送されるデータ線は図示のように全て各回路を
構成するＬＳＩチップ間を１対１で接続するように配設
されてなるものであり、クロス・バー・スイッチ７０に
より選択された結線の他は影響しないと共に、アクセス
・バスの線長が最短になるように各ＬＳＩチップをパン
ケージ上に実装することができるため、パフケージ上の
データ線による遅延時間を大幅に短縮することが可能で
ある。すなわち、従来の装置を第１図の実施例に当ては
めてみると、従来は結線２０７，１０７，４０７，５０
７，３０７，８３７．８４７が並列に接続されたバス構
成となっていたため、トータルの線長が長くなり、静電
容量が増大してデータ転送の際の遅延時間が大きくなっ
てしまっていたが、本発明によればクロス・バー・スイ
ッチ７０により選択された結線のみの静電容量しか関係
してこないと共に最短のアクセス・バスとすることがで
きるため、静電容量に起因する遅延時間を大幅に短縮す
ることができるわけである。

次に、第２図は第１図におけるクロス・バー・スイッチ
７０の内部構成の例を示す構成図である。

第２図において、８４７，８３７，３０７，２０７・　
５０７，４０７，１０７は、第１図において示したよう
に、各々キャッシュ・メモリ８４．キャッシュ・メモリ
８３．バス制御回路３０．アドレス変換制御回路２０．
高速演算回路５０．演算制御回路４０．命令制御回路１
０と接続される結線である。なお、図では簡略化して記
載しであるが（、結線８４７，８３７，３０７，２０７
，５０７．１０７はデータ幅が例えば８バイト（６４ビ
ツト）となっているものである、ただし、結線４０７だ
けはデータ幅が他と異なり、例えば４バイトとなってい
る。しかして、結ｖＡ８４７，８３７゜３０７．２０７
．５０７，４０７，１０７にそれぞれ対応してセレクタ
７１０〜７１６および入出力のドライバが設けられてお
り、クロス・バー・スイッチ７００制御線である結線２
０５としてセレクタ７１０〜７１６のセレクト信号２０
５−３０〜２０５−３６と、ドライバの出力イネーブル
信号２０５−ＥＯ〜２０５−Ｅ４とが与えられ、アドレ
ス変換制御回路２０により個々のセレクタ７１０〜７１
６は独立に制御されるようになっている０例えば、キャ
ッシュ・メモリ８３から命令制御回路１０ヘデータの読
出しを行う場合には、セレクタ７１６により結線１０７
と結線８３７とを接続する。

なお、本発明の直接的な内容ではないが、このクロス・
バー・スイッチ７０はデータ幅を変換する機能も有して
おり、データ幅が均一でないＬＳＩチップ同士を結合す
ることができるようになっている０例えば、演算制御回
路４０（前述したように結線４０７だけはデータ幅が他
と異なり、例えば４バイトである。）へデータの読出し
を実行する場合、キャッシュ・アクセス時はセレクタ７
１５は読出しアドレスに応じて結線８３７または結線８
４７の入力データを選択し、更に読出しアドレスに応じ
８バイト内の上位４バイトあるいは下位４バイトのいず
れかの４バイトを選択するよウニセレクト信号２０５−
３５が与えられることで・８バイト・データを４バイト
・データとして演算制御回路４０に返送することができ
る。なお、他のＬＳＩチップ、例えば命令制御回路１０
へのデータ読出しの際は結線１０７のデータ幅がキャッ
シュ・メモリ８３．８４等と同じ８バイトであるため、
４バイト単位の選択は不要である。

次に、第３図は第１図におけるアドレス変換制御回路２
０の内部構成の一部を示したものである。

第３図において、要求コードは命令制御回路１０から与
えられる続出しオペレーシヨンあるいは書込みオペレー
シヨン等を指示する情報が含まれたコードであり、要求
アドレスは命令制御回路１０から与えられる読出し、書
込みアドレス（命令制御回路１０から与えられる読出し
、書込みアドレスが仮想アドレスである場合は実アドレ
スを変換された後のもの）である。

以下、動作を説明する。先ず、結＆’Ｊ２０−１０１お
よび結線２０−２０１に要求コードおよび要求アドレス
が与えられると、要求コードは要求コード・レジスタ２
０−１０にセントされ、要求アドレスは実アドレス・レ
ジスタ２０−２０にセットされる０通常状態では要求受
付時に実アドレス・レジスタ２０−２０に要求アドレス
がセントされると同時に、ＡＡアドレス・レジスタ２０
−３０と、ＤＡアドレス・レジスタ２０−４０あるいは
ＤＡアドレス・レジスタ２０−４１にも要求アドレスの
一部がセントされる。読出しまたは書込みオペレージジ
ン時はＡＡアドレス・レジスタ２０−３０．ＤＡアドレ
ス・レジスタ２０−４０゜２０−４１から結線２０２〜
２０４にアドレスが与えられてアドレス・アレイ８１と
キャッシュ・メモリ８３またはキャッシュ・メモリ８４
とが読出され、アドレス・アレイ８１でキャッシュ・ヒ
ントか否かが調べられる。そして、読出しオペレーショ
ンの場合は、キャッシュ・ヒントならばキャッシュ・メ
モリ８３またはキャッシュ・メモリ８４から読出したデ
ータはクロス・バー・スイッチ７０を介して読出し先へ
返送される。なお、キャッシュ・メモリ８３かキャッシ
ュ・メモリ８４のいずれから読出しデータを返送するか
は要求アドレス中の予め決められた１ビツトの値に従っ
て行われ、このビットの値が“０”の時にキャッシュ・
メモリ８３　（バンク＃０）が選択され、“１“の時に
キャッシュ・メモリ８４　（バンク＃１）が選択される
。一方、キャッシュ・ヒントでない場合（キャッシュ・
ミスの場合）、実アドレス・レジスタ２０−２０からセ
レクタ２０−２３を介して結線２０１によりバス制御回
路３０へ主記憶袋Ｗ１９１に対するブロック転送のアド
レスが送出され、バス制御回路３０で読出されたブロッ
ク転送データの第１回の返送時、そのデータはクロス・
バー・スイッチ７０を介して読出し先に返送されると同
時にキャッシュ・メモリ８３またはキャッシュ・メモリ
８４へ登録される。なお、ブロック・サイズを３２バイ
ト、データの転送幅を８バイトとすると、ブロック転送
は８バイト転送を４回実行することになる。また、キャ
ッシュ・メモリ８３．８４のバンクをアドレスの下位か
ら第５ビツト目、すなわち１６バイト境界で分けること
とすると、ブロック転送データはキャッシュ・メモリ８
３とキャッシュ・メモリ８４へ２回ずつ（１６バイトず
つ）！込まれることになる。

一方、要求コード・レジスタ２０−１０に書込みオペレ
ーショｌの指示がセットされた場合は、アドレス・アレ
イ８１の参照とキャッシュ・メモリ８３あるいはキャッ
シュ・メモリ８４の読出しとが実行された後、要求アド
レス（書込みアドレス）は実アドレス・レジスタ２（１
−２０から実アドレス・レジスタ２０−２２にセットさ
れ、キャッシュ・メモリ８３あるいはキャッシュ・メモ
リ８４の読出しデータはデータ・レジスタ２０−５０ヘ
セソトされる。また、キャッシュ・ヒツトか否かの情報
はデコーダ２０−１１に入力され、要求コード・レジス
タ２０−１２ヘセツトされる。

このように書込みオペレーションの場合は、要求コード
・レジスタ２０−１０．実アドレス・レジスタ２０−２
０の第１ステージから要求コード・レジスタ２０〜１２
．実アドレス・レジスタ２０−２２の第２ステージに処
理を移行させ、第１ステージを空けることにより、後続
の要求を受付けることができるようになっている。すな
わち、書込みオペレーションでは書込みデータを待ち合
わせる必要から、このような処理が可能となる・さて、
第２ステージの要求コード・レジスタ２０−１２．実ア
ドレス・レジスタ２０−２２にセットされた書込みオペ
レーションの要求コード。

要求アドレスは、高速演算回路５０内の書込みデータ・
レジスタに書込みデータが準備されるのを待ち合わせ、
書込みデータが準備された時点で書込み動作を行う、な
お、本発明の直接的な内容ではないが、この実施例では
キャッシュ・ヒントの場合は書込みに際してデータ幅内
の全てのデータ（例えば８バイト）を書換えない部分書
込みであっても、データ幅内の全てのデータを書換える
全書込みとし、特に主記憶装置９１への書込みにかかる
処理速度の向上を図れるようになっている。

すなわち、アドレス・アレイ８１の参照とキャッシュ・
メモリ８３あるいはキャッシュ・メモリ８４の読出しと
が実行された状態で、キャッシュ・メモリ８３あるいは
キャッシュ・メモリ８４の読出しデータは結線２０７を
介しデ＝り・レジスタ２０−５０に保持されるようにな
っており、書込みデータが準備された場合に、高速演算
回路５゜から結線５０７を介して転送される書込みデー
タと、アドレス変換制御回路２０のデータ・レジスタ２
０−５０からセレクタ２０−５１および結線２０７を介
して転送される書込み前データとをクロス・バー・スイ
ッチ７０で受け、バイト単位でデータの入換えを行い、
新たな書込みデータを作成するようになっている。つま
り、バイト単位に書込みマスク（データ幅が８バイトの
場合は８ビツト）が設けられており、そのマスクが“１
”のバイトのみが書込み前データと入換えられるように
なっている。すなわち、書込みマスクが１”のバイトで
は結線Ｆｉ０７の書込みデータを選択し、書込みマスク
が“０”のバイトでは結線２０７の書込み前データを選
択する。なお、この書込みマスクは書込みデータととも
に結線５０７でクロス・バー・スイッチ７０に送出され
るものであり、書込みマスク受入部７２０で受信された
後、結線２０５による制御信号と同様にセレクタの制御
に使用される。この操作によりキャッシュ・ヒツト時は
、全書込みでない書込みオペレーションに対してもバス
制御回路３０および主記憶装置９１に対して全書込みと
することが可能である。すなわち、全書込み化が可能と
なる。なお、キャッシュ・ヒツトの場合はデータ・レジ
スタ２０−５０の内容は書込み前データとなるため、上
記のような処理が可能であるが、キャッシュ・ミスの場
合は内容は不定（パリティのみ保障される。）であるた
め、全書込み化は行えない、このようなキャッシュ・ミ
スの場合は全書込み化は不可能であるので、２バイト書
込みならそのまま２バイト部分書込みとしてバス制御回
路３０へ送出され、キャッシュ・メモリ８３．８４への
書込みも実行しない。

また、一般に主記憶装置９１では８バイト単位にエラー
訂正符号（ＥＣＣ）を有し、読出し１ビ。

ト・エラーを訂正するようにしているため、例えば２バ
イト部分書込み等の８バイト全書込み以外の書込み実行
時は、対応する８バイト境界データの読出しを行った後
、書込みデータの２バイトのみを差し換えて８バイト単
位にエラー訂正符号を再作成してデータとともに書込む
ことが必要であり、全書込みに比べ処理時間が大きくな
ってしまうことが考えられるが、その場合は、この処理
時間の遅れを救済するため、演算処理装置９ｏ内のキャ
ッシュ・メモリ８３．８４で上記の処理を予め実行し、
主記憶装置９１に対しては全書込み動作として主記憶装
置９１の処理時間を短縮することが可能である。

次に、本発明の他の特徴であるＬＳＩチ、プとキャッシ
ュ・メモリとの間で同時にデータ転送を行う動作につい
て説明する。すなわち、第３図においては要求コード・
レジスタおよび実アドレス・レジスタが２つのステージ
となっており、２個のバンクに分割されたキャッシュ・
メモリ８３゜８４に対して同時に書込み、読出しが行え
るようになっている。以下、第２ステージの要求コード
・レジスタ２０−１２．実アドレス・レジスタ２０−２
２に書込みオペレーションがセットされ、第１ステージ
の要求コード・レジスタ２０−１０゜実アドレス・レジ
スタ２０−２０に続出しオペレーションがセットされて
いる場合について動作を説明する。なお、この場合、書
込み、読出しを行うキャッシュ・メモリのバンクによっ
て動作が異なる。なお、バンクの選択は前述したように
要求アドレス中の予め決められた１ビツトの値に従って
行われる。

＋１１同一バンクの場合この場合は第２ステージの書込みオペレーションが優先
され、ＤＡアドレス・レジスタ２０−４０またはＤＡア
ドレス・レジスタ２０−４１には書込みアドレス（実ア
ドレス・レジスタ２０−２２の内容）の一部がセレクタ
２０−２３．２０−４２．２０−４３を介してセットさ
れ、キャッシュ・メモリ８３あるいはキャッシュ・メモ
リ８４への書込みアドレスを確保し、書込みが行われる
。

また、第１ステージの読出しオペレーションは書込みオ
ペレーションが終了するのを待ち合わせて行われる。

（２）別バンクの場合この場合、例えば書込みがバンク＃Ｏ（キャッシュ・メ
モリ８３）で読出しがバンク＃ｌ　（キャッシュ・メモ
リ８４）の場合、書込みアドレスの一部はＤＡアドレス
・レジスタ２０−４０に、読出しアドレスの一部はＡＡ
アドレス・レジスタ２０−３０およびＤＡアドレス・レ
ジスタ２０−４１にセントされる。従って、第２ステー
ジではＤＡアドレス・レジスタ２０−４０によりキャシ
ュ・メモリ８３のアドレスを確保し、結線５０７゜２０
７により書込みデータを作成し、結線８３７によりキャ
ッシュ・メモリ８３ヘデータを書込むと同時に、結線３
０７によりバス制御回路３０へ書込みデータを送出して
主記憶装置９１への書込みを行う、これと並列して、第
１ステージではＡＡアドレス・レジスタ２０−３０とＤ
へアドレス・レジスタ２０−４１とによりアドレス・ア
レイ８１とキャッシュ・メモリ８４のアドレスを確保し
、キャッシュ・メモリ８４のデータを結線８４７により
読み出す、この時、続出し先が命令制御回路１０または
演算制御回路４０ならば上記の読出しデータを返送する
ことが可能である。ただし、高速演算回路５０またはア
ドレス変換制御回路２０は第２ステージの書込みオペレ
ーションにより使用されているため、これらへの読出し
は不可である。

〔発明の効果〕

以上説明したように、本発明の演算処理装置にあっては
、キャッシュ・メモリの読出し、８込みのためのデータ
・パスにバス方式を使わずにクロス・バー・スイッチ機
能を有するチップで直接にキャッシュ・メモリとＬＳＩ
チップとの接続を行うようにしているため、データ転送
の行われるデータ・パスを形成するトータルの線長を最
短にすることが可能となり、高速なキャッシュ・メモリ
のアクセスを実現することができる効果がある。

また、キャッシュ・メモリを２個以上のバンクに分割し
、クロス・バー・スイッチ機能を有するチップを介して
異なるＬＳＩチップと同時にデータ転送が行えるため、
データ転送の効率を大幅に向上させることができる効果
がある。

【図面の簡単な説明】

第１図は本発明の演算処理装置を含む情報処理装置の構
成図、第２図は第１図におけるクロス・バー・スイッチの内部
構成図および、第３図は第１図におけるアドレス変換制御回路の内部構
成の一部を示す図である。図において、９０・・・演算処理装置、９１・・・主記
憶装置、９２・・・入出力制御装置、９３・・・システ
ム制御装置、９４・・・システム・パス、１０・・・命
令制御回路、２０・・・アドレス変換制御回路、３０・
・・バス制御回路、４０・・・演算制御回路、５０・・
・高速演算回路、６０・・・制御記憶回路、７０・・・
クロス・バー・スイッチ、８１・・・アドレス・アレイ
、８２・・・コピー・アドレス・アレイ、８３．８４・
・・キャッシュ・メモリ、８５・・・制御記憶。

Claims

【特許請求の範囲】キャッシュ・メモリと複数のＬＳＩチップとから構成さ
れ、前記キャッシュ・メモリと２個以上の前記ＬＳＩチ
ップとの間でデータ転送が行われる演算処理装置におい
て、前記キャッシュ・メモリを２個以上のバンクに分割する
と共に、任意の入出力端子間を接続状態とできるクロス・バー・
スイッチ機能を有するチップを介して前記キャッシュ・
メモリと２個以上の前記ＬＳＩチップとを接続し、前記クロス・バー・スイッチ機能を有するチップを介し
て２個以上の異なる前記ＬＳＩチップと前記キャッシュ
・メモリの２個以上の異なるバンクとの間で同時にデー
タ転送を行うことを特徴とした演算処理装置。