JPH01241933A - フレームアライナー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＰＣＭ伝送信号等基準クロック信号に同期し
たデジタル伝送信号の位相同期回路、特にフレームアラ
イナ−に関する。

〔従来の技術〕

一般にこのようなデジタル伝送信号は一定の周期（例え
ば１２５μＳ、８ｋＨｚ周期）毎の繰り返し信号で構成
され（この周期を以下フレームと呼ぶ）、このデジタル
伝送信号を受信し処理するにあたっては、処理装置自身
も自らのフレーム周期で動作しているので、まず受信信
号のフレームを処理装置の位置に合わせる必要がある。

このような機能を有する回路はフレームアライナ−と呼
ばれている。

従来、このようなフレームアライナ−は第３図のような
１フレ一ム表のエラスティックストア（ＢＳ）で構成さ
れている。エラスティックストアは入力フレーム位相、
出力フレーム位相、入力クロソク、入力データ、出力ク
ロフクを与えることにより、１フレーム以下の任意の位
相差のある入力信号の位相を出力フレームの位相に合わ
ゼることができるメモリである。

〔発明が解決しようとする課題〕

一般に入力フレームの出力フレームに対スる位相は不確
定で、かつ、通信中に前後に若干遅延変動が起きる。こ
のため、たまたま入力フレームが出力フレームとほぼ一
致する所にあり、出力フレームの前後にわたって変動す
る場合、入力フレームが出力フレームより前にあるとき
と後にあるときで、入力から出力までの遅延時間が１フ
レ一ム分異なり、特に前述のように入力フレームに遅延
変動が生じる場合にはそのたびに、出力信号に１フレ一
ム分のデータの脱落や、付加が起きてしまい不都合であ
る。

また、エラステインクストア素子自体も入力フレームと
出力フレームの位相差が非常に近いある範囲内では、回
路構成上の問題で入出力間に誤りなくデータの転送がで
きない。

このため従来からこれを回避する回路手段がいくつか提
供されているが、いずれも構成素子量。

機能等の点で必ずしも十分なものではなかった。

本発明の目的は、上述のような問題点を解決したフレー
ムアライナ−を提供することにある。

〔実施例〕

第１図は、本発明の一実施例のブロック図である。本実
施例によれば、従来のエラステインクストアによるフレ
ームアライナ−に、もう１個のエラステインクストアを
直列に加え、簡単な制御回路を付加することにより、フ
レームスリップの生じないフレームアライナ−を構成す
る。すなわち、読み・書きの位相が独立に可変でデータ
の書き込み・読み出し順序は順番である複数ビットのデ
ータを蓄積するエラスティックストアを２個直列に接続
する。この場合、エラステインクストア１の出力データ
端子Ｄｏがエラスティックストア２の入力データ端子Ｄ
Ｉに接続され、エラスティックストア１の出力クロソク
端子ＲＣがエラスティックストア２の入力クロソク端子
ＷＣに接続され、エラスティックストア１の出力フレー
ム端子ＲＲはエラステインクストア２の入力フレーム端
子ＷＲに接続される。また、エラスティックストア２の
出力クロソク端子ＲＣは、エラスティックストア１の出
力クロソク端子ＲＣおよびエラスティックストア２の入
力クロソク端子ＷＣに接続されている。

制御回路９は、フリップフロップ３と、ＡＮＤゲート４
．５と、切替スイッチ６と、１／４フレ一ム遅延回路７
と、３／４フレ一ム遅延回路８とで構成されている。エ
ラスティックストア１への入力フレーム端子ＷＲは、Ａ
ＮＤゲート４．５のそれぞれ一方の入力に接続される。

エラステインクストア２の出力フレーム端子ＲＲは、１
／４遅延回路７および３／４遅延回路８に接続され、こ
れら遅延回路の出力はＡＮＤゲート４，５の他方の入力
に接続され、かつ、切替スイッチ６に接続されている。

切替スイッチ６は、エラスティックストア１の出力フレ
ーム端子ＲＲとエラスティックストア２の入力フレーム
端子ＷＲとを接続するラインに接続されている。ＡＮＤ
ゲート４の出力はフリップフロップ３のＳ入力に接続さ
れ、ＡＮＤゲート５の出力はフリップフロップ３のＲ入
力に接続され、フリップフロップ３のＱ出力は切替スイ
ッチ６の切替え制御端子に接続される。

次に、本実施例の動作を、第２図のタイミングチャート
をも参照しながら説明する。

エラステインクストア１に入力クロツクで入力データを
書き込み、入力クロツクでデータを読み出す。読み出さ
れたデータをエラスティックストア２に入カクロソクで
書き込み、エラスティックストア２から出力クロツクで
データを読み出す。

エラスティックストア１の書き込み位相を入力フレーム
に合わせ、エラステインクストア２の読み出し位相を出
力フレームに合わせる。エラスティックストア１の出力
位相とエラスティックストア２の入力位相を、制御回路
９からの制御フレームに合わせる。

制御フレームは、入力フレーム（第２図の入力フレーム
１）が出力フレームに対して一１７４フレーム〜＋３７
４フレームの位相にあるときは、０〜１／２フレームの
間の特定値ａであり、入力フレーム（第２図の入力フレ
ーム２）が出力フレームに対して一３７４フレーム〜＋
１７４フレームの位相にあるときは、１７２〜１フレー
ムの間の特定値すである。

このような制御フレームを発生する制御回路９は、次の
ように動作する。１／４フレ一ム遅延回路７は出力フレ
ームを１７４フレーム遅延し、０〜１／２フレームの間
の特定値９を出力する。３／４フレ一ム遅延回路８は出
力フレームを３７４フレーム遅延し、１７２〜１フレー
ムの間の特定値すを出力する。

入力フレームが第２図に示す入力フレーム１である場合
、ＡＮＤゲート５の出力がフリップフロップ３をリセッ
トし、フリップフロップの出力が切替スイッチ６を特定
値ａ側に切り替える。一方、入力フレームが第２図に示
す入力フレーム２である場合、ＡＮＤゲート４の出力が
フリッププロップ３をセットし、フリップフロップの出
力が切替スイッチ６を特定値す側に切り替える。

以上のように本実施例によれば、読み・書きのデータの
順序は時間順序で行うが、その読み書きの時間位置・位
相がメモリ容量の範囲内で任意にできる同一のエラステ
ィックストアを２個直列に接続し７、エラスティックス
トア１に入力データを書き込み、エラステインクストア
２から出力データを読み出し、エラステインクストア１
の出力をエラステインクストア２に書き込む位相を、入
力フレームまたは出力フレームから一定の位置にある２
種類の制御フレーム信号のいずれかを使うことにより目
的を達成している。

以上の実施例では、読み・書きのデータの順序は時間順
序で行われその読み書きの時間位置・位相がメモリ容量
の範囲内で任意にできるメモリとして、エラスティック
ストアを用いたが、ファーストインファーストアウトメ
モリ　（ＦＩＦＯ）等を用いることもできる。

〔発明の効果〕

本発明によれば、読み・書きの位相が独立に可変でデー
タの書き込み・読み出し順序は順番である複数ビットの
データを蓄積する、直列に接続された第１および第２の
メモリに、制御回路を付加するという簡単な構成により
、フレームスリップの生じないフレームアライナ−を得
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のフレームアライナ−を示す
図、 第２図は第１図のフレームアライナ−の動作を説明する
ためのタイミングチャート、 第３図は従来のフレームアライナ−を示す図である。 １．２・・・エラスティックストア ３・　・　・　・・フリップフロップ ４．５・・・ＡＮＤゲート ６・・・・・切替スイッチ ７・・・・・１／４フレ一ム遅延回路 ８・・・・・３／４フレ一ム遅延回路 ９・・・・・制御回路 代理人　弁理士　　岩　佐　　義　幸

Claims (1)

【特許請求の範囲】
1. （１）読み・書きの位相が独立に可変でデータの書き込
   み・読み出し順序は順番である複数ビットのデータを蓄
   積する、直列に接続された第１および第２のメモリと、 第１のメモリの入力フレームおよび第２のメモリの出力
   フレームを入力とし、入力フレームまたは出力フレーム
   から一定の位置にある２種類の制御フレーム信号を作成
   する制御回路とを備え、第１のメモリに入力データを書
   き込み、第２のメモリから出力データを読み出し、第１
   のメモリの出力を第２のメモリに書き込む位相として、
   前記２種類の制御フレーム信号のいずれかを使うことを
   特徴とするフレームアライナー。