JPH01243417A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH01243417A JPH01243417A JP7140988A JP7140988A JPH01243417A JP H01243417 A JPH01243417 A JP H01243417A JP 7140988 A JP7140988 A JP 7140988A JP 7140988 A JP7140988 A JP 7140988A JP H01243417 A JPH01243417 A JP H01243417A
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- pattern
- semiconductor wafer
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 8
- 239000000463 material Substances 0.000 abstract description 4
- 238000002347 injection Methods 0.000 abstract description 2
- 239000007924 injection Substances 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の製造方法に関し、特に半導
体基板へ多量の不純物を注入する高ドーズイオン注入法
に関する。
体基板へ多量の不純物を注入する高ドーズイオン注入法
に関する。
従来の高ドーズイオン注入におけるマスク材料のバター
ニングにおいては、第３図に示すように、単に注入を行
わない、非注入領域５−１．５−２のみにそのマスク材
料のパターンを残し、アイランド状のパターン４−１．
４−２が半導体基板（半導体ウェーハ２として示す）上
に存在していた。
ニングにおいては、第３図に示すように、単に注入を行
わない、非注入領域５−１．５−２のみにそのマスク材
料のパターンを残し、アイランド状のパターン４−１．
４−２が半導体基板（半導体ウェーハ２として示す）上
に存在していた。
上述した従来の高ドーズイオン注入マスクパターンにお
いては、注入時にマスク材料中に取シ込まれた注入イオ
ンによる帯電により、特に薄いゲート酸化膜のＭＯＳ）
２ンジスタ工程などにおいては、そのゲート酸化膜の破
壊が生じる為トランジスタの漏れ電流不良を誘発し、ま
た半導体基板の面内での注入量のばらつきが大きくなる
という欠点があった。
いては、注入時にマスク材料中に取シ込まれた注入イオ
ンによる帯電により、特に薄いゲート酸化膜のＭＯＳ）
２ンジスタ工程などにおいては、そのゲート酸化膜の破
壊が生じる為トランジスタの漏れ電流不良を誘発し、ま
た半導体基板の面内での注入量のばらつきが大きくなる
という欠点があった。
本発明の目的は、イオン注入時の帯電による不具合を回
避できる半導体集積回路の製造方法を提供することにあ
る。
避できる半導体集積回路の製造方法を提供することにあ
る。
本発明の半導体集積回路の製造方法は、半導体ウェーハ
の周辺部に設けられたクランプ接触部と、所定形状の複
数の部分パターンと、任意の前記部分パターンとその隣
の他の部分パターン又は前記クランプ接触部との間を結
ぶパター／連結部とを含む導電性マスクを半導体ウェー
ハ上に形成したのち不純物を選択的にイオン注入する工
程を有しているというものである。
の周辺部に設けられたクランプ接触部と、所定形状の複
数の部分パターンと、任意の前記部分パターンとその隣
の他の部分パターン又は前記クランプ接触部との間を結
ぶパター／連結部とを含む導電性マスクを半導体ウェー
ハ上に形成したのち不純物を選択的にイオン注入する工
程を有しているというものである。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明するための平面模
式図である。
式図である。
この実施例は、シリコンゲー）ＭＯＳ ）ランジスタを
含む集積回路のソース・ドレイン領域をイオン注入法で
形成する場合のものであシ、半導体ウェーハ２の周辺部
に設けられたクランプ接触部６と、所定形状の複数の部
分パターン４’−１゜４’−２，・・・・・・と、任意
の部分パターンとその隣の他の部分パターン又はクラン
プ接触部６との間を結ぶパターン連結部７−１．７−２
．・川・・と金含む導電性マスク（原さ１μｍのアルミ
ニウム膜からなっている）ｔ−半導体ウェーハ２上に形
成したのち不純物を選択的にイオン注入する工程を有し
ている。
含む集積回路のソース・ドレイン領域をイオン注入法で
形成する場合のものであシ、半導体ウェーハ２の周辺部
に設けられたクランプ接触部６と、所定形状の複数の部
分パターン４’−１゜４’−２，・・・・・・と、任意
の部分パターンとその隣の他の部分パターン又はクラン
プ接触部６との間を結ぶパターン連結部７−１．７−２
．・川・・と金含む導電性マスク（原さ１μｍのアルミ
ニウム膜からなっている）ｔ−半導体ウェーハ２上に形
成したのち不純物を選択的にイオン注入する工程を有し
ている。
イオン注入装置の半導体クエーハ押えであるクランプｌ
ｔ−クランプ接触部６に接触させることによシ、導電性
マスクは接地端子に接続され、従来例のように孤立した
アイランド状のパターンを有していないので、注入イオ
ンによるマスクの帯電はなくなシ、ゲート酸化膜の破壊
や注入量の不均一は大幅に改善される。
ｔ−クランプ接触部６に接触させることによシ、導電性
マスクは接地端子に接続され、従来例のように孤立した
アイランド状のパターンを有していないので、注入イオ
ンによるマスクの帯電はなくなシ、ゲート酸化膜の破壊
や注入量の不均一は大幅に改善される。
第２図は本発明の第２の実施例を説明するための平面模
式図である。従来例のアイランド状パターンとなってい
る部分パターン４’−１，４’ −２上から、例えば厚
さｌＯ〜ｌＱＱｎｍ程度のアルミニウム膜７を被着する
。こうすることによシ、第１の実施例と同様に牛導体つ
ェーハ上全てのパターンが電気的に連結され、マスクの
帯電現象の発生を防ぐことができる。
式図である。従来例のアイランド状パターンとなってい
る部分パターン４’−１，４’ −２上から、例えば厚
さｌＯ〜ｌＱＱｎｍ程度のアルミニウム膜７を被着する
。こうすることによシ、第１の実施例と同様に牛導体つ
ェーハ上全てのパターンが電気的に連結され、マスクの
帯電現象の発生を防ぐことができる。
なお、この場合、部分パターン４’ −１，４’ −２
・・・・・・は、４嘔１μｍのアルミニウム膜が好まし
いが、必ずしも導電性でなくてもよいのでホトレジスト
膜を使ってもよい。
・・・・・・は、４嘔１μｍのアルミニウム膜が好まし
いが、必ずしも導電性でなくてもよいのでホトレジスト
膜を使ってもよい。
この実施例は、半導体ウェーハの表面に酸化シリコン膜
などの絶縁膜が露出しないようにすることができるので
、帯電による不具合はほぼ完全に防止できる利点がある
。
などの絶縁膜が露出しないようにすることができるので
、帯電による不具合はほぼ完全に防止できる利点がある
。
以上の説明において、ゲー）を極３−１．３−２゜３’
−１，３’−２は多結晶シリコン膜からなっているも
のとする。
−１，３’−２は多結晶シリコン膜からなっているも
のとする。
以上説明した様に本発明は、高ドーズイオン注入におい
て半導体基板（ウェーハ）上にアイ２／ド状のマスクパ
ターンをパターン連結部で接続する事によシ、イオン注
入装置の接地端子に接続されたり２／プ（半導体基板上
え）よシ、半導体基板上の全てのマスク材料（パターン
）中に電子が供給される為、帯電現象を防止できるので
、トランジスタの漏れ電流不良が低減でき、かっ半導体
基板の百円での注入量の均一性が向上し、半導体集積回
路の歩留及び特性が改善されるという効果がある。
て半導体基板（ウェーハ）上にアイ２／ド状のマスクパ
ターンをパターン連結部で接続する事によシ、イオン注
入装置の接地端子に接続されたり２／プ（半導体基板上
え）よシ、半導体基板上の全てのマスク材料（パターン
）中に電子が供給される為、帯電現象を防止できるので
、トランジスタの漏れ電流不良が低減でき、かっ半導体
基板の百円での注入量の均一性が向上し、半導体集積回
路の歩留及び特性が改善されるという効果がある。
＠１図〜第３図はそれぞれ本発明の第１の実施例、第２
の実施例及び従来例′Ｉｋ説明するための平面模式図で
ある。 ｌ・・・・・・クランプ、２・・・・・・半導体ウェー
ハ、３−１．３−２・・・・・・ゲート電４ｉ＠（非注
入領域の）、３’ −１，３’ −２・・・・・・ゲー
ト電極（注入領域の）、４−１．４−２・山・・アイラ
ンド状のパターン％４′−１，４’−２・・・・・・部
分パターン、５−１．５−２・・・・・・非注入領域、
５’ −１，５’ −２・由・・注入領域、６・・・・
・・クランプ接触部、７・川・・アルミニウム膜（パタ
ーン連結部）、７−１．７−２．７−３・・・・・・パ
ターン連結部。 代理人 弁理士 内 原 音
の実施例及び従来例′Ｉｋ説明するための平面模式図で
ある。 ｌ・・・・・・クランプ、２・・・・・・半導体ウェー
ハ、３−１．３−２・・・・・・ゲート電４ｉ＠（非注
入領域の）、３’ −１，３’ −２・・・・・・ゲー
ト電極（注入領域の）、４−１．４−２・山・・アイラ
ンド状のパターン％４′−１，４’−２・・・・・・部
分パターン、５−１．５−２・・・・・・非注入領域、
５’ −１，５’ −２・由・・注入領域、６・・・・
・・クランプ接触部、７・川・・アルミニウム膜（パタ
ーン連結部）、７−１．７−２．７−３・・・・・・パ
ターン連結部。 代理人 弁理士 内 原 音
Claims (1)
- 半導体ウェーハの周辺部に設けられたクランプ接触部
と、所定形状の複数の部分パターンと、任意の前記部分
パターンとその隣の他の部分パターン又は前記クランプ
接触部との間を結ぶパターン連結部とを含む導電性マス
クを半導体ウェーハ上に形成したのち不純物を選択的に
イオン注入する工程を有していることを特徴とする半導
体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7140988A JPH01243417A (ja) | 1988-03-24 | 1988-03-24 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7140988A JPH01243417A (ja) | 1988-03-24 | 1988-03-24 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243417A true JPH01243417A (ja) | 1989-09-28 |
Family
ID=13459687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7140988A Pending JPH01243417A (ja) | 1988-03-24 | 1988-03-24 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243417A (ja) |
-
1988
- 1988-03-24 JP JP7140988A patent/JPH01243417A/ja active Pending
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