JPH01243479A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPH01243479A JPH01243479A JP63071388A JP7138888A JPH01243479A JP H01243479 A JPH01243479 A JP H01243479A JP 63071388 A JP63071388 A JP 63071388A JP 7138888 A JP7138888 A JP 7138888A JP H01243479 A JPH01243479 A JP H01243479A
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- Japan
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- layer
- inp substrate
- substrate
- gaas
- xas
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2907—Materials being Group IIIA-VA materials
- H10P14/2909—Phosphides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
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- H10P14/3202—Materials thereof
- H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
- H10P14/3221—Arsenides
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
- H10P14/3421—Arsenides
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ヘテロ接合電界効果トランジスタ、特にＩｎ
Ｐ基板上のヘテロ接合電界効果トランジスタに関する。
Ｐ基板上のヘテロ接合電界効果トランジスタに関する。
従来、ｕａＡｓを用いたヘテロ接合電界効果トランジス
タは、ｕａＡｓ基板上に作られ、異種基板上に作られた
例としては、Ｓｉ基板上にＧａＡｓヘテロ接合電界効果
トランジスタを作製したものがフィッシャー（Ｆｉｓｃ
ｈｅｒ ）らによってエレクトロニクス レターズ（Ｅ
ｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ ） ２０巻、
２２号、９４５頁に報告されている。
タは、ｕａＡｓ基板上に作られ、異種基板上に作られた
例としては、Ｓｉ基板上にＧａＡｓヘテロ接合電界効果
トランジスタを作製したものがフィッシャー（Ｆｉｓｃ
ｈｅｒ ）らによってエレクトロニクス レターズ（Ｅ
ｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ ） ２０巻、
２２号、９４５頁に報告されている。
第７図は従来のＳｉ基板上に形成されたヘテロ接合ＦＥ
Ｔの一例の断面図である。
Ｔの一例の断面図である。
とのＦＥＴは、ｐ型８ｉ基板３１上に低温成長Ｇ ａ
Ａ ｓ層３２、ＧａＡｓ層３３、ＧａＡｓ ／ＡｌＧａ
Ａｓ超格子バッファ層３４、ノンドープＵ ａ Ａ ｓ
層３５、ｎ型ＡＪ（ｊａＡｓ層３７全３７堆積し、これ
にソース電極１６．ドレイン電極１７．ゲート電極１８
を形成する仁とによシ構成される。
Ａ ｓ層３２、ＧａＡｓ層３３、ＧａＡｓ ／ＡｌＧａ
Ａｓ超格子バッファ層３４、ノンドープＵ ａ Ａ ｓ
層３５、ｎ型ＡＪ（ｊａＡｓ層３７全３７堆積し、これ
にソース電極１６．ドレイン電極１７．ゲート電極１８
を形成する仁とによシ構成される。
一方、ＩｎＰ基板上に形成された電界効果トランジスタ
としては、ＩｎＰ金属−絶縁体−半導体接合電界効果ト
ランジスタ（ＭＩＳＦＥＴ）がうイル（Ｌｉｌｅ）らに
よってエレクトロニクス レターズ（Ｅｌｅｃｔｒｏｎ
ｉｃｓ Ｌｅｔｔｅｒｓ ） １４巻、２０号、６５７
頁に報告されている。
としては、ＩｎＰ金属−絶縁体−半導体接合電界効果ト
ランジスタ（ＭＩＳＦＥＴ）がうイル（Ｌｉｌｅ）らに
よってエレクトロニクス レターズ（Ｅｌｅｃｔｒｏｎ
ｉｃｓ Ｌｅｔｔｅｒｓ ） １４巻、２０号、６５７
頁に報告されている。
第８図は従来のＩｎＰ基板上に形成されたＦＥＴの一例
の断面図である。
の断面図である。
このＦ Ｅ Ｔは、半絶縁性ＩｎＰ基板１１上にｎ＋梨
型１ｎＰ 部分を除去してｎ型１ｎＰ層４１を二つに分離し、ゲー
ト形成領域に８ｉ０２膜３９を設け、その上にゲート電
極１８を、ｎ型ＩｎＰ層３８にソース電極１６， ド
レイン電極１７を形成することにより構成される。
型１ｎＰ 部分を除去してｎ型１ｎＰ層４１を二つに分離し、ゲー
ト形成領域に８ｉ０２膜３９を設け、その上にゲート電
極１８を、ｎ型ＩｎＰ層３８にソース電極１６， ド
レイン電極１７を形成することにより構成される。
ＩｎＰ基板上に形成されたＩｎＧａＡｓ／ＡｌＩｎＡｓ
ヘテロ接合電界効果トランジスタがバーサル（Ｐｅ−ａ
ｒｓａｌｌ ）らによりアイイーイーイー エレクトロ
ン デバイスレターズ（ Ｉ Ｅ Ｅ Ｅ Ｅｌｅｃｔ
ｒｏｎＤｅｖｉｃｅ Ｌｅｔｔｅｒｓ ）、ＥＤＬ−４
巻、１９８３年、５頁に報告されている。
ヘテロ接合電界効果トランジスタがバーサル（Ｐｅ−ａ
ｒｓａｌｌ ）らによりアイイーイーイー エレクトロ
ン デバイスレターズ（ Ｉ Ｅ Ｅ Ｅ Ｅｌｅｃｔ
ｒｏｎＤｅｖｉｃｅ Ｌｅｔｔｅｒｓ ）、ＥＤＬ−４
巻、１９８３年、５頁に報告されている。
第９図は従来のＩｎＰ基板上に形成されたベテロ接合Ｆ
ＥＴの一例の断面図である。
ＥＴの一例の断面図である。
このＦＥＴは、半絶縁性ＩｎＰ基板１１の上にＡｌＩｎ
Ａｓ層４１、ノンドープＩｎＧａＡｓ層４２、ｎ型ＡＪ
ＩｎＡｓ層４４を順次堆積し、ソース電極１６、ドレイ
ン電極１７，ゲート電極１８を形成することによ多構成
される。
Ａｓ層４１、ノンドープＩｎＧａＡｓ層４２、ｎ型ＡＪ
ＩｎＡｓ層４４を順次堆積し、ソース電極１６、ドレイ
ン電極１７，ゲート電極１８を形成することによ多構成
される。
しかしながら、良好な特性を持ちプロセス上も容易な従
来の（ｊａＡｓヘテロ接合電界効果トランジスタはＧ
ａ Ａ ｓ基板上に形成され、ＩｎＰ基板に形成された
ファイバーにおける伝送損失の小さいＩｎ（ｊａ Ａｓ
Ｐ等の光素子と共に光電子集積回路を作製する際には
、別々の基板に作製されるために、配線によるエネルギ
ー損失や配線容量、雑音などが増大して問題となる。更
に、別々の素子として作製した場合、小型化にある程度
の限界が生じる。
来の（ｊａＡｓヘテロ接合電界効果トランジスタはＧ
ａ Ａ ｓ基板上に形成され、ＩｎＰ基板に形成された
ファイバーにおける伝送損失の小さいＩｎ（ｊａ Ａｓ
Ｐ等の光素子と共に光電子集積回路を作製する際には
、別々の基板に作製されるために、配線によるエネルギ
ー損失や配線容量、雑音などが増大して問題となる。更
に、別々の素子として作製した場合、小型化にある程度
の限界が生じる。
一方、ＩｎＰ基板上に作製されたｌｎＰ−ＭＩＳＦＥＴ
やＩｎＧａＡｓ／ＡｌＩｎＡｓ ヘテロ接合電界効果ト
ランジスタ等は、未だにプロセス上の問題や特性の不安
定性など多くの問題を抱えている。
やＩｎＧａＡｓ／ＡｌＩｎＡｓ ヘテロ接合電界効果ト
ランジスタ等は、未だにプロセス上の問題や特性の不安
定性など多くの問題を抱えている。
本発明の目的は、ＩｎＰ基板上に作製プロセスが容易で
特性の良好なかつ安定なヘテロ接合電界効果トランジス
タを提供することにある。
特性の良好なかつ安定なヘテロ接合電界効果トランジス
タを提供することにある。
本発明のヘテロ接合電界効果トランジスタは、高抵抗１
ｎＰ基板上にｋｌｘＵａｌ−ｘＡｓ （ ｘ ＝ Ｑを
含む）バッファ層を設け、該ＡｌｘＧａ１−ｘＡｓバッ
ファ層上にＧａＡｓ動作層を設け、該ＧａＡｓ動作層上
にこれとヘテロ接合する高純度あるいは一部にｎ型の不
純物がドープされたｋｌ．Ｕａ，−ｘＡｓ層を設け、該
ｔｊａＡｓ動作１を制御するゲート電極および該ＧａＡ
ｓ動作層と万一ム性接触するソース電極とドレイン電極
とを設けたことを特命として構成される。
ｎＰ基板上にｋｌｘＵａｌ−ｘＡｓ （ ｘ ＝ Ｑを
含む）バッファ層を設け、該ＡｌｘＧａ１−ｘＡｓバッ
ファ層上にＧａＡｓ動作層を設け、該ＧａＡｓ動作層上
にこれとヘテロ接合する高純度あるいは一部にｎ型の不
純物がドープされたｋｌ．Ｕａ，−ｘＡｓ層を設け、該
ｔｊａＡｓ動作１を制御するゲート電極および該ＧａＡ
ｓ動作層と万一ム性接触するソース電極とドレイン電極
とを設けたことを特命として構成される。
本発明においてＩｑ、ｌｎＰとＧ ａ Ａ ｓあるいは
ＡＪｘ Ｇ ａ １−ｘ Ａ ｓとの間には約３．８チ
の格子不整が存在するが，ｌｎＰ上に電子親和力が（ｊ
ａＡｓ以下・の大きさを持ち（ｊ ａ Ａ ｓ以上のバ
ンドギャップを有するＡＪｘｔｊａ，−、Ａｓが結晶性
良く成長することを見い出し、適当な厚さでつけること
により格子不整の影餐を緩和し良質のＧａＡｓ動作層を
ＩｎＰ基板上に得ることが可能となる。
ＡＪｘ Ｇ ａ １−ｘ Ａ ｓとの間には約３．８チ
の格子不整が存在するが，ｌｎＰ上に電子親和力が（ｊ
ａＡｓ以下・の大きさを持ち（ｊ ａ Ａ ｓ以上のバ
ンドギャップを有するＡＪｘｔｊａ，−、Ａｓが結晶性
良く成長することを見い出し、適当な厚さでつけること
により格子不整の影餐を緩和し良質のＧａＡｓ動作層を
ＩｎＰ基板上に得ることが可能となる。
また、得られ九〇ａＡｓ動作層と良好なペテロ界面を持
つＡｌｘＧａ１−ｘＡｓを形成することにより、高周波
特性高速性に優れ高い増幅率のヘテロ接合電界効果トラ
ンジスタを得ることができる。
つＡｌｘＧａ１−ｘＡｓを形成することにより、高周波
特性高速性に優れ高い増幅率のヘテロ接合電界効果トラ
ンジスタを得ることができる。
この様にして得られたＩｎＰ基板上のＱ ａ Ａ ｓヘ
テロ接合電界効果トランジスタは、同一基板上に作られ
たＩｎＧａＡｓＰ等の光素子と組み合わせることが可能
であり、光素子の駆動用あるいは受信信号の増幅用とし
て本発明の効果は大きく更に、光素子と同一基板上に論
理回路素子を作ることにも可能である。
テロ接合電界効果トランジスタは、同一基板上に作られ
たＩｎＧａＡｓＰ等の光素子と組み合わせることが可能
であり、光素子の駆動用あるいは受信信号の増幅用とし
て本発明の効果は大きく更に、光素子と同一基板上に論
理回路素子を作ることにも可能である。
本発明の実施例について図面を参照して説明する。
〈実施例１〉
第１図は本発明の第１の実施例の断面図である。
半絶縁性ＩｎＰ基板１１の上にＭＢＥ法によりＡｌｘＧ
ａ１．ｙ ＡｓバッファＮ１１１２を１μｍの厚さに設
け、この上に不純物濃度がｌＸｌ０ ｃｍ 以下で
膜厚１μｍのノンドープ（ｊ ａ Ａ ｓ動作ＷＩ１３
を成長させ、更にこの上にＳｉドープｎ型（ｎ＝１ｘｔ
ｏｃｍ）のｋｌｏ、ｓ Ｕａｏ４ Ａｓ層１５を３Ｑｎ
ｍの厚さに成長させる。得られた結晶上に、通常の方法
によりＡｕ（ｊｅ／Ｎｉを用いてソース電極１６とドレ
イン電極１７を形成し、Ａｌを用いたゲート電極１８を
形成する。
ａ１．ｙ ＡｓバッファＮ１１１２を１μｍの厚さに設
け、この上に不純物濃度がｌＸｌ０ ｃｍ 以下で
膜厚１μｍのノンドープ（ｊ ａ Ａ ｓ動作ＷＩ１３
を成長させ、更にこの上にＳｉドープｎ型（ｎ＝１ｘｔ
ｏｃｍ）のｋｌｏ、ｓ Ｕａｏ４ Ａｓ層１５を３Ｑｎ
ｍの厚さに成長させる。得られた結晶上に、通常の方法
によりＡｕ（ｊｅ／Ｎｉを用いてソース電極１６とドレ
イン電極１７を形成し、Ａｌを用いたゲート電極１８を
形成する。
第２図は第１の実施例の熱平衡状態におけるエネルギー
・バンド図である。
・バンド図である。
ＩｎＰ基板１１とその上に作製されたノンドープＧ ａ
Ａ ｓ動作層１３との間にＡｌｘＧａ１−ｘＡｓＡｓ
バフフッ２を形成することによりＩｎＰ基板１１とＧａ
Ａｓ動作１ｔ３との間の格子不整による影響を緩和して
良好な結晶のＧａ Ａ ａ動作層１３をＩｎＰ基板１１
上に得ることができる。更に、ＡＪｘＧａｌ−ｘＡｓは
、ＧａＡａに比し電子親和力が同等以下であり、基板側
へのリーク電流を抑えられる。
Ａ ｓ動作層１３との間にＡｌｘＧａ１−ｘＡｓＡｓ
バフフッ２を形成することによりＩｎＰ基板１１とＧａ
Ａｓ動作１ｔ３との間の格子不整による影響を緩和して
良好な結晶のＧａ Ａ ａ動作層１３をＩｎＰ基板１１
上に得ることができる。更に、ＡＪｘＧａｌ−ｘＡｓは
、ＧａＡａに比し電子親和力が同等以下であり、基板側
へのリーク電流を抑えられる。
この様にして得られたヘテロ接合ＦＥＴは、第１０図に
示すような良好な静特性を示し、ＩｎＰ基板上で低雑音
、高出力、高周波、高速な特性を実現できた。さらに、
得られたＦＥＴを光素子と同一基板上に作製することに
より高速で小型の光電子集積回路を作製できた。
示すような良好な静特性を示し、ＩｎＰ基板上で低雑音
、高出力、高周波、高速な特性を実現できた。さらに、
得られたＦＥＴを光素子と同一基板上に作製することに
より高速で小型の光電子集積回路を作製できた。
〈実施例２〉
第３図は本発明の第２の実施例の断面図である。
半絶縁性ＩｎＰ基板１１の上にＭＢＥ法によりｋｌｏ、
ｓ Ｕａｏ、ｔ Ａｓバッファ層１２を１μｍの厚さに
設け、この上にノンドープ（ｊ ａ Ａ ａ動作層１３
を１μｍの厚さに成長させ、更にその上に８ｉ ビー１
ｎ型（ｎ＝３Ｘ１０ ｃｍ ）のＧａＡｓ層１５を
２０ｎｍの厚さに成長させ、この上にノンドープＩ’Ｊ
ｏ、５（ｆａｏ、ＴＡｓ層２１を２０ ｎｍの厚さに成
長させる。
ｓ Ｕａｏ、ｔ Ａｓバッファ層１２を１μｍの厚さに
設け、この上にノンドープ（ｊ ａ Ａ ａ動作層１３
を１μｍの厚さに成長させ、更にその上に８ｉ ビー１
ｎ型（ｎ＝３Ｘ１０ ｃｍ ）のＧａＡｓ層１５を
２０ｎｍの厚さに成長させ、この上にノンドープＩ’Ｊ
ｏ、５（ｆａｏ、ＴＡｓ層２１を２０ ｎｍの厚さに成
長させる。
得られた結晶上に、通常の方法によりＡｕＧｅ／Ｎｉを
用いてソース電極１６、ドレイン電極１７を形成し、Ａ
ｌを用いたゲート電極１８を形成する。
用いてソース電極１６、ドレイン電極１７を形成し、Ａ
ｌを用いたゲート電極１８を形成する。
第４図は第２の実施例の熱平衡状態におけるエネルギー
・バンド図である。
・バンド図である。
ＩｎＰ基板１１とその上に形成されたノンドープＧ ａ
Ａ ｓ動作層１３との間にＡ ｌ ｚ Ｇ ａ ｔ
−１Ａ ｓバラ２フ層１２を形成することによりＩｎＰ
基板１１とＩｊ ａ Ａ ｓ動作層１３との間の格子不
整による影響を緩和して良好な結晶の（ｊ ａ Ａ ＠
動作層１３をＩｎＰ基板ｌｌ上に得ることができる。更
に、ＡｌｘＧａ１−ｘＡｓは、（ｊａＡｓに比し電子親
和力が同等以下であシ、基板側へのリーク電流を抑えら
れる。
Ａ ｓ動作層１３との間にＡ ｌ ｚ Ｇ ａ ｔ
−１Ａ ｓバラ２フ層１２を形成することによりＩｎＰ
基板１１とＩｊ ａ Ａ ｓ動作層１３との間の格子不
整による影響を緩和して良好な結晶の（ｊ ａ Ａ ＠
動作層１３をＩｎＰ基板ｌｌ上に得ることができる。更
に、ＡｌｘＧａ１−ｘＡｓは、（ｊａＡｓに比し電子親
和力が同等以下であシ、基板側へのリーク電流を抑えら
れる。
この様にして傅られたヘテロ接合に’ Ｅ Ｔは、第１
１図に示すような良好な静特性を示し、ＩｎＰ基板上で
低雑音、高出力、高周波、高速、廃物−な特性が実現で
きた。さらに、得られたＦ’ＥＴを光素子と同一基板上
に作製することにより高速で小型の光電子集積回路を作
製できた。
１図に示すような良好な静特性を示し、ＩｎＰ基板上で
低雑音、高出力、高周波、高速、廃物−な特性が実現で
きた。さらに、得られたＦ’ＥＴを光素子と同一基板上
に作製することにより高速で小型の光電子集積回路を作
製できた。
〈実施例３〉
第５図は本発明の第３の実施例の断面図である。
半絶縁性ＩｎＰ基板上１１にＭＢＥ法によジノンドープ
ｋｉｎ、ｓ （）ａｏ、ｙ Ａｓバッファ層１２を１μ
ｍの厚さに設け、その上にノンドープＧ ａ Ａ ｓ動
作層１３をＩＡｍの厚さに成長させ、この上にノンドー
プＡｌｏ、ｓ Ｇａ、）、ｙ Ａｓ層２２を５Ｑｎｍの
厚さに成長させ、更にこの上にｎ ＧａＡｓ層２２を４
００ｎｍの厚さに成長させる。得られた結晶上に、通常
の方法によ＃）ＡｕＧｅ／Ｎｉを用いてソース電極１６
、ドレイン電極１７を形成し、ＡＩを用いたゲート電極
１８を形成する。
ｋｉｎ、ｓ （）ａｏ、ｙ Ａｓバッファ層１２を１μ
ｍの厚さに設け、その上にノンドープＧ ａ Ａ ｓ動
作層１３をＩＡｍの厚さに成長させ、この上にノンドー
プＡｌｏ、ｓ Ｇａ、）、ｙ Ａｓ層２２を５Ｑｎｍの
厚さに成長させ、更にこの上にｎ ＧａＡｓ層２２を４
００ｎｍの厚さに成長させる。得られた結晶上に、通常
の方法によ＃）ＡｕＧｅ／Ｎｉを用いてソース電極１６
、ドレイン電極１７を形成し、ＡＩを用いたゲート電極
１８を形成する。
第６図は第３の実施例の熱平衡状態におけるエネルギー
・バンド図である。
・バンド図である。
ＩｎＰ基板領域１１とその上に作製されたノンドープＧ
ａＡｓ動作層１３との間にＡｌｘＧａ１−、Ａｓバッフ
ァ層１２を形成することによりＩｎＰ基板１１とＧａＡ
ｓ動作層１３との間の格子不整による影響を緩和して良
好な結晶のＧａＡｓ動作層１３をＩｎＰ基板上に得るこ
とができる。更に、ＡｌｘＧａｐ−ｘＡｓは、ＧａＡｓ
に比し電子親和力が同郷以下で有り、基板側へのリーク
電流を抑えられる。
ａＡｓ動作層１３との間にＡｌｘＧａ１−、Ａｓバッフ
ァ層１２を形成することによりＩｎＰ基板１１とＧａＡ
ｓ動作層１３との間の格子不整による影響を緩和して良
好な結晶のＧａＡｓ動作層１３をＩｎＰ基板上に得るこ
とができる。更に、ＡｌｘＧａｐ−ｘＡｓは、ＧａＡｓ
に比し電子親和力が同郷以下で有り、基板側へのリーク
電流を抑えられる。
この様にして得られたヘテロ接合ＦＥＴは、第１２図に
示すような良好な靜゛特性を示し、ＩｎＰ基板上で低雑
音、高出力、高周波、高速、高均一 −な特性が実
現できた。さらに、得られたＦＥＴを光素子と同一基板
上に作製することにより高速で小型の光電子集積回路を
作製できた。
示すような良好な靜゛特性を示し、ＩｎＰ基板上で低雑
音、高出力、高周波、高速、高均一 −な特性が実
現できた。さらに、得られたＦＥＴを光素子と同一基板
上に作製することにより高速で小型の光電子集積回路を
作製できた。
本実施例において、ｋｌｘ （ｊａ、−ｘＡｓバッファ
層の組成比をｘ ＝ ０．３としたが、これを変えるこ
とも可能である。更に、ＩｎＰ、％板上にこの他のＧ
ａ Ａ ｓ系のＦＥＴ例えば逆構造の２ＤＫＯＦＥＴ。
層の組成比をｘ ＝ ０．３としたが、これを変えるこ
とも可能である。更に、ＩｎＰ、％板上にこの他のＧ
ａ Ａ ｓ系のＦＥＴ例えば逆構造の２ＤＫＯＦＥＴ。
ＰＮ接合Ｆ Ｅ Ｔ等にも適用できる。
以上説明したように、□本発明によれば、ＩｎＰ基板上
に高速、高出力、高周波、高均一な、高性能ヘテロ接合
電解効果トランジスタが実現でき、光素子と電子素子と
の融合が可能となるという効果が得られる。
に高速、高出力、高周波、高均一な、高性能ヘテロ接合
電解効果トランジスタが実現でき、光素子と電子素子と
の融合が可能となるという効果が得られる。
第１図は本発明の第１の実施例の断面図、第２図は第１
の実施例の熱平衡状態におけるエネルギー・バンド図、
第３図は本発明の第２の実施例の断面図、第４図は第２
の実施例の熱平衡状態における工坏ルキー・バンド図、
第５図は本発明の第３の実施例の断面図、第６図は第３
の実施例の熱平衡状態におけるエネルギー・バンド図、
第７図は従来の８ｉ基板上に形成されたヘテロ接合に″
ＥＴの一例の断面図、第８図は従来のＩｎＰ基板上に形
成されたＦＥＴの一例の断面図、第９図は従来のＩｎＰ
基板上に形成されたヘテロ接合に″ＥＴの一例の断面図
、第１０図乃至第１２図はそれぞれ第１乃至第３の実施
例の静特性を示す特性図である。 １１・・・・・・半絶縁性１ｎＰ基板、１２・・・・・
・ＡｌＧａＡｓバッファ層、１３・・・・・・ノンドー
プＧａＡｓ動作層、１４・・・・・・二次元電子ガス、
１５・・・・・・ｎ型ＡＩＧ ａ Ａ ｓ層、１６・・
・・・・ソース電極、１７・・・・・・ドレイン電極、
１８・・・・・・ゲート電極、２１・・・・・・ノンド
ープＡｌＧａＡｓ層、２２＝ ｎ ＧａＡｓ層、３１・
・・・・・ｐ型８ｉ基板、３２・・・・・・低温成長（
ｊａＡｓ層、３３−・・−・ＧａＡｓ層、３４−・・・
ＧａＡｓ／ＡｌＧａＡｓ超格子パ、ファ層、３５・・・
・・・ノンドープＧａＡｓ層、３６・・・・・・二次元
電子ガス、３７・・・・・・ｎ型ＡｌｘＧａ１−ｘＡｓ
層、３８ ・・・＝ ｎ型ＩｎＰ層、 ３９−・・−・
ｓｔｏ。 層、４１・・・・・・ＡｌＩｎＡｓ層、４２・・・・・
・ノンドープＩｎＧａＡｓ層、４３・・・・・・二次元
電子ガス、４４山”−ＡＪＩｎＡｓ層。 代理人 弁理士 内 原 晋 第１図 第２図 一／８−＋−Ｉｓ：→ドア３ ＋ｔｚ−ｆ−ｎ−第３図 第４図 −７８−＋、？１．−ｆｆｓ→−１３→ト１２→−／７
−第５図 第６図 一１８→ヒ２２＋２１→−１３→←／２→−〇−第７図 第８図 第′７図
の実施例の熱平衡状態におけるエネルギー・バンド図、
第３図は本発明の第２の実施例の断面図、第４図は第２
の実施例の熱平衡状態における工坏ルキー・バンド図、
第５図は本発明の第３の実施例の断面図、第６図は第３
の実施例の熱平衡状態におけるエネルギー・バンド図、
第７図は従来の８ｉ基板上に形成されたヘテロ接合に″
ＥＴの一例の断面図、第８図は従来のＩｎＰ基板上に形
成されたＦＥＴの一例の断面図、第９図は従来のＩｎＰ
基板上に形成されたヘテロ接合に″ＥＴの一例の断面図
、第１０図乃至第１２図はそれぞれ第１乃至第３の実施
例の静特性を示す特性図である。 １１・・・・・・半絶縁性１ｎＰ基板、１２・・・・・
・ＡｌＧａＡｓバッファ層、１３・・・・・・ノンドー
プＧａＡｓ動作層、１４・・・・・・二次元電子ガス、
１５・・・・・・ｎ型ＡＩＧ ａ Ａ ｓ層、１６・・
・・・・ソース電極、１７・・・・・・ドレイン電極、
１８・・・・・・ゲート電極、２１・・・・・・ノンド
ープＡｌＧａＡｓ層、２２＝ ｎ ＧａＡｓ層、３１・
・・・・・ｐ型８ｉ基板、３２・・・・・・低温成長（
ｊａＡｓ層、３３−・・−・ＧａＡｓ層、３４−・・・
ＧａＡｓ／ＡｌＧａＡｓ超格子パ、ファ層、３５・・・
・・・ノンドープＧａＡｓ層、３６・・・・・・二次元
電子ガス、３７・・・・・・ｎ型ＡｌｘＧａ１−ｘＡｓ
層、３８ ・・・＝ ｎ型ＩｎＰ層、 ３９−・・−・
ｓｔｏ。 層、４１・・・・・・ＡｌＩｎＡｓ層、４２・・・・・
・ノンドープＩｎＧａＡｓ層、４３・・・・・・二次元
電子ガス、４４山”−ＡＪＩｎＡｓ層。 代理人 弁理士 内 原 晋 第１図 第２図 一／８−＋−Ｉｓ：→ドア３ ＋ｔｚ−ｆ−ｎ−第３図 第４図 −７８−＋、？１．−ｆｆｓ→−１３→ト１２→−／７
−第５図 第６図 一１８→ヒ２２＋２１→−１３→←／２→−〇−第７図 第８図 第′７図
Claims (1)
- 高抵抗ＩｎＰ基板上Ａｌ＿ｘＧａ＿１＿−＿ｘＡｓ（
ｘ＝０を含む）バッファ層を設け、該Ａｌ＿ｘＧａ＿１
＿−＿ｘＡｓバッファ層上にＧａＡｓ動作層を設け、該
ＧａＡｓ動作層上にこれとヘテロ接合する高純度あるい
は一部にｎ型の不純物がドープされたＡｌ＿ｘＧａ＿１
＿−＿ｘＡｓ層を設け、該ＧａＡｓ動作層を制御するゲ
ート電極および該ＧａＡｓ動作層とオーム性接触するソ
ース電極とドレイン電極とを設けたことを特徴とするヘ
テロ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071388A JPH01243479A (ja) | 1988-03-24 | 1988-03-24 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071388A JPH01243479A (ja) | 1988-03-24 | 1988-03-24 | ヘテロ接合電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243479A true JPH01243479A (ja) | 1989-09-28 |
Family
ID=13459079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071388A Pending JPH01243479A (ja) | 1988-03-24 | 1988-03-24 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243479A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2274727A1 (es) * | 2005-11-10 | 2007-05-16 | Universidad Politecnica De Madrid | Metodo para reducir el exceso de ruido en dispositivos electronicos y en circuitos integrados monoliticos. |
-
1988
- 1988-03-24 JP JP63071388A patent/JPH01243479A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2274727A1 (es) * | 2005-11-10 | 2007-05-16 | Universidad Politecnica De Madrid | Metodo para reducir el exceso de ruido en dispositivos electronicos y en circuitos integrados monoliticos. |
| WO2007054595A3 (es) * | 2005-11-10 | 2007-07-05 | Univ Madrid Politecnica | Método para reducir el exceso de ruido en dispositivos electrónicos |
| ES2274727B2 (es) * | 2005-11-10 | 2007-11-16 | Universidad Politecnica De Madrid | Metodo para reducir el exceso de ruido en dispositivos electronicos y en circuitos integrados monoliticos. |
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