JPH01233776A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPH01233776A JPH01233776A JP6089988A JP6089988A JPH01233776A JP H01233776 A JPH01233776 A JP H01233776A JP 6089988 A JP6089988 A JP 6089988A JP 6089988 A JP6089988 A JP 6089988A JP H01233776 A JPH01233776 A JP H01233776A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明は、ヘテロ接合電界効果トランジスタ、特にＩｎ
Ｐ基根上に形成したヘテロ接合電界効果トランジスタに
関する。
Ｐ基根上に形成したヘテロ接合電界効果トランジスタに
関する。
従来、Ｇ ａ Ａ ｓを用いたヘテロ接合電界効果トラ
ンジスタは、ＧａＡｓ基板上に作られ、異種基板上に作
られた例としては、Ｓｉ基板上にＧａＡｓヘテロ接合電
界効果トランジスタを作製したものがフィッシャー（Ｆ
’１ｓｃｈｅｒ ）らによってエレクトロニクス レタ
ーズ（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ ）
２０巻、２２号、９４５頁に報告されている。
ンジスタは、ＧａＡｓ基板上に作られ、異種基板上に作
られた例としては、Ｓｉ基板上にＧａＡｓヘテロ接合電
界効果トランジスタを作製したものがフィッシャー（Ｆ
’１ｓｃｈｅｒ ）らによってエレクトロニクス レタ
ーズ（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ ）
２０巻、２２号、９４５頁に報告されている。
第７図は従来のＳｉ基板上に形成されたヘテロ接合ＦＥ
Ｔの一例の〜■面図である。
Ｔの一例の〜■面図である。
このＦＥＴは、ｐ型Ｓｉ基板３１上に低温成長（ｊａＡ
ｓ層３２、ＧａＡｓ層３３、Ｇ ａ Ａ ｓ ／ＡＩ
ＧａＡｓ超格子バッフアノｌ＠３４、ノンドープＧ ａ
Ａ ｓ層３５、ｎ ｔ１１ＡＡ！ＧａＡｓ ＨＩ３７
を）胆次堆積し、これにソース電極１６、ドレイン電極
１７、ゲート電極１８を形成することによシ構成される
。
ｓ層３２、ＧａＡｓ層３３、Ｇ ａ Ａ ｓ ／ＡＩ
ＧａＡｓ超格子バッフアノｌ＠３４、ノンドープＧ ａ
Ａ ｓ層３５、ｎ ｔ１１ＡＡ！ＧａＡｓ ＨＩ３７
を）胆次堆積し、これにソース電極１６、ドレイン電極
１７、ゲート電極１８を形成することによシ構成される
。
−刀、ｌｎＰ基板上に形成された電界効果トランジスタ
としては、ＩｎＰ金属−絶縁体一半導体装置電界効果ト
ランジスタ（ＭＩＳＦＥＴ）がｔイル（Ｌｉｆｅ）ら罠
よってエレクトロニクス レターズ（Ｅｌｅｃｔｒｏｎ
ｉｃｓ Ｌｅｔｔｅｒｓ ） １４巻、２０号、６５７
頁に報告されている。
としては、ＩｎＰ金属−絶縁体一半導体装置電界効果ト
ランジスタ（ＭＩＳＦＥＴ）がｔイル（Ｌｉｆｅ）ら罠
よってエレクトロニクス レターズ（Ｅｌｅｃｔｒｏｎ
ｉｃｓ Ｌｅｔｔｅｒｓ ） １４巻、２０号、６５７
頁に報告されている。
第８図は従来のＩｎＰ基板上に形成されたＰＥＴの一例
の断面図である。
の断面図である。
このＦＥＴは、半絶縁性ＩｎＰ基板１１上にｎ＋型１ｎ
Ｐ層３８を堆積した後、ゲートを形成する部分を除去し
てｎ 型ＩｎＰ層４１を二つに分離し、ゲート形成領域
ＫＳｉＯ＠換３９を設け、その上にゲート電憔１８を、
ｎ 型ＩｎＰ層３８にソース電極１６、ドレイン電極１
７を形成することＫよ多構成される。
Ｐ層３８を堆積した後、ゲートを形成する部分を除去し
てｎ 型ＩｎＰ層４１を二つに分離し、ゲート形成領域
ＫＳｉＯ＠換３９を設け、その上にゲート電憔１８を、
ｎ 型ＩｎＰ層３８にソース電極１６、ドレイン電極１
７を形成することＫよ多構成される。
ＩｎＰ基板上に形成されたＩ ｎＧａＡｓ ／ ＡｌＩ
ｎＡｓヘテロ接合電界効果トランジスタがパーサル（Ｐ
ｅａｒｓａｌｌ ）らによシアイイーイーイー エレク
トロン デバイス レターズ（ＩＥＥＥ Ｅｌｅｃｔ
−ｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ ）、ＥＤＬ
−４巻、１９８３年、５頁に報告されている。
ｎＡｓヘテロ接合電界効果トランジスタがパーサル（Ｐ
ｅａｒｓａｌｌ ）らによシアイイーイーイー エレク
トロン デバイス レターズ（ＩＥＥＥ Ｅｌｅｃｔ
−ｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ ）、ＥＤＬ
−４巻、１９８３年、５頁に報告されている。
第９図は従来のＩｎＰ基板上に形成されたヘテロ接合Ｆ
ＥＴの一例のＩｌｆｉｍ図である。
ＥＴの一例のＩｌｆｉｍ図である。
とのＦＥＴは、半絶縁性１ｎＰ基板１１の上ＫＡｍ！Ｉ
ｎＡｓ層４１、ノンドープＩｎＧａＡｓ層４２、ｎ型Ａ
ＩＩｎｋｓ層４４を順次堆積し、ソース電極１６、ドレ
イン電極１７、ゲート電極１８を形成するとと罠より構
成される。
ｎＡｓ層４１、ノンドープＩｎＧａＡｓ層４２、ｎ型Ａ
ＩＩｎｋｓ層４４を順次堆積し、ソース電極１６、ドレ
イン電極１７、ゲート電極１８を形成するとと罠より構
成される。
しかしながら、艮好な特性を持ちプロセス上も谷易な従
来のＧ ａ Ａ ｓヘテロ接合電界効果トランジスタは
（ｊ ａ Ａ ｓ基伝上に形成され、ＩｎＰ基板に形成
されたファイバーにおける伝送損失の小ざいＩｎＧ ａ
Ａ ｓ Ｐ咎の光素子と共に光電子集積回路を作製す
るＩＩＡには、別々の基８！ＪＣｒＦ−製されるために
、配線による二不ルギー損失や配線８麓、雑音などが増
大して問題となる。史に、別々の素子として作製した場
脅、小型化にある程度の限介が生じる。
来のＧ ａ Ａ ｓヘテロ接合電界効果トランジスタは
（ｊ ａ Ａ ｓ基伝上に形成され、ＩｎＰ基板に形成
されたファイバーにおける伝送損失の小ざいＩｎＧ ａ
Ａ ｓ Ｐ咎の光素子と共に光電子集積回路を作製す
るＩＩＡには、別々の基８！ＪＣｒＦ−製されるために
、配線による二不ルギー損失や配線８麓、雑音などが増
大して問題となる。史に、別々の素子として作製した場
脅、小型化にある程度の限介が生じる。
−刀、ＩｎＰ基板上に作製されたＩｎＰ−ＭＩＳＦＥＴ
やＩｎＧａＡｓ／ＡｌＩｎＡｓ ヘテロ接合電界効果ト
ランジスタ等は、未だにプロセス上の問題や特性の不安
定性など多くの問題を抱えている。
やＩｎＧａＡｓ／ＡｌＩｎＡｓ ヘテロ接合電界効果ト
ランジスタ等は、未だにプロセス上の問題や特性の不安
定性など多くの問題を抱えている。
本発明の目的は、ＩｎＰ基板上に作製プロセスが容易で
特性の良好なかつ安定なヘテロ接合電界効果トランジス
タを提供することにある。
特性の良好なかつ安定なヘテロ接合電界効果トランジス
タを提供することにある。
本発明のへテロ接合電界効果トランジスタは、高抵抗Ｉ
ｎＰ基板上にＡＡ！ｙＩｎ＋−ｙＡｓ層とＡｌｘＧａｔ
−ｘＡｓ （ｘ ＝＋０を含む）層とを１回以上交互に
積み重ねて形成された多層膜と、該多層膜上圧設けられ
たＧａＡｓ動作層と、該ＧａＡｓ動作層とへテロ接合す
る高純匿あるいは一部Ｋｎ型の不縄物がドープされたＡ
ｌｘＧａｔ−ｘＡｓ層と、該Ｇ ａ Ａ ｓ動作層を制
御するゲート電極およびＧ ａ Ａ ｓ動作層とオーム
性接触するソースミ電極とドレイン電極とを設けること
を特徴として構成される。
ｎＰ基板上にＡＡ！ｙＩｎ＋−ｙＡｓ層とＡｌｘＧａｔ
−ｘＡｓ （ｘ ＝＋０を含む）層とを１回以上交互に
積み重ねて形成された多層膜と、該多層膜上圧設けられ
たＧａＡｓ動作層と、該ＧａＡｓ動作層とへテロ接合す
る高純匿あるいは一部Ｋｎ型の不縄物がドープされたＡ
ｌｘＧａｔ−ｘＡｓ層と、該Ｇ ａ Ａ ｓ動作層を制
御するゲート電極およびＧ ａ Ａ ｓ動作層とオーム
性接触するソースミ電極とドレイン電極とを設けること
を特徴として構成される。
本発明においては、ＩｎＰとＱ ａ Ａ ｓ あるいは
ＡｌｘＧａ５−ｘＡｓとの間には約３．８チの格子不整
が存在するが、ＩｎＰ上に電子親和力がＧ ａ Ａ ｓ
以下の大きさを持ちＧ ａ Ａ ｓ以上のバンドギヤ、
グを有するＡｌｘＧａ５−ｘＡｓが結晶性艮ぐ成長する
ことを見い出し、更ＫＩｎＰと格子整合を取ることがで
きて（Ｊ ａ Ａ ｓより小さい電子親和力もっＡＡ！
ｙＩｎｔ−ｙＡｓとＡｌｘＧａ５Ｉ−ｘＡｓとを横み重
ねた多層膜をバッファ層とすることＫよシ格子不整によ
る影響を緩和し良質のＧ ａ Ａ ｓ動作層をＩｎＰ基
板上に得ることがｃｖｉとなる。
ＡｌｘＧａ５−ｘＡｓとの間には約３．８チの格子不整
が存在するが、ＩｎＰ上に電子親和力がＧ ａ Ａ ｓ
以下の大きさを持ちＧ ａ Ａ ｓ以上のバンドギヤ、
グを有するＡｌｘＧａ５−ｘＡｓが結晶性艮ぐ成長する
ことを見い出し、更ＫＩｎＰと格子整合を取ることがで
きて（Ｊ ａ Ａ ｓより小さい電子親和力もっＡＡ！
ｙＩｎｔ−ｙＡｓとＡｌｘＧａ５Ｉ−ｘＡｓとを横み重
ねた多層膜をバッファ層とすることＫよシ格子不整によ
る影響を緩和し良質のＧ ａ Ａ ｓ動作層をＩｎＰ基
板上に得ることがｃｖｉとなる。
また、得られたＧ ａ Ａ ｓ動作層と艮好なヘデロ界
面を持つＡｌｘＧａｔ−ｘＡｓを形成することによシ、
高周波特注＾速性に優れ尚い増幅率のへテロ接合電界効
果トランジスタを優ることができる。
面を持つＡｌｘＧａｔ−ｘＡｓを形成することによシ、
高周波特注＾速性に優れ尚い増幅率のへテロ接合電界効
果トランジスタを優ることができる。
この様にして得られたＩｎＰ基板上のＧａＡｓヘテロ接
合電界効果トランジスタは、同一基板上に作られたＪｌ
ＧａＡｓＰ等の光素子と組合わせることが可能であり、
光素子の駆動用あるいは受信信号の増幅用として本発明
の効果は大きく、更に、元素′子と四−基板上に論理回
路素子を作ることにも可能である。
合電界効果トランジスタは、同一基板上に作られたＪｌ
ＧａＡｓＰ等の光素子と組合わせることが可能であり、
光素子の駆動用あるいは受信信号の増幅用として本発明
の効果は大きく、更に、元素′子と四−基板上に論理回
路素子を作ることにも可能である。
本発明の実施例について図面を参照して説明する。
〈実施例１〉
第１図は本発明の第１の実施例の断面図である０半絶縁
性ＩｎＰ基板１１の上ＫＭＢＥ法によりｋｌ Ｏ，４７
Ｉ ｎ ｏ、ｓａ Ａ ｓ層を２ｎｍの厚さに成長させ
さらにＡＩＯ，４Ｇａ ｏ、ａ Ａｓ層を２ｎｍの厚さ
に成長させることを１０回繰返した多層膜１２を形成す
る。この上に不純物濃度がｌＸｌ０ ｃｍ 以下
で膜厚１μｍのノンドープＧ ａ Ａ ｓ動作層１３、
膜厚３０ ｎｍのＳｉｎ’−グｎｇ （ｎ ＝ Ｉ Ｘ
１０１８ｃｙｔ−３）のｋｌ ｏ、ａ Ｇａ ｏ。７
ＡＳ７＃１５を順次成長させる。得られた結晶上に、通
常の方法によりＡ ｕＧ ｅ ／ Ｎ ｉを用いてソー
ス電極１６． ドレイン電極１７を形成し、ｋｌを用
いたゲート電極１８を形成する。
性ＩｎＰ基板１１の上ＫＭＢＥ法によりｋｌ Ｏ，４７
Ｉ ｎ ｏ、ｓａ Ａ ｓ層を２ｎｍの厚さに成長させ
さらにＡＩＯ，４Ｇａ ｏ、ａ Ａｓ層を２ｎｍの厚さ
に成長させることを１０回繰返した多層膜１２を形成す
る。この上に不純物濃度がｌＸｌ０ ｃｍ 以下
で膜厚１μｍのノンドープＧ ａ Ａ ｓ動作層１３、
膜厚３０ ｎｍのＳｉｎ’−グｎｇ （ｎ ＝ Ｉ Ｘ
１０１８ｃｙｔ−３）のｋｌ ｏ、ａ Ｇａ ｏ。７
ＡＳ７＃１５を順次成長させる。得られた結晶上に、通
常の方法によりＡ ｕＧ ｅ ／ Ｎ ｉを用いてソー
ス電極１６． ドレイン電極１７を形成し、ｋｌを用
いたゲート電極１８を形成する。
第２図は第１の実施例の熱平衡状態におけるエネルギー
・バンド図である。
・バンド図である。
ＩｎＰ基板１１とその上に形成されたノンドープＧ ａ
Ａ ｓ動作層１３との間に（ＡｌｘＧａｔ−ｘＡｓ／
ＡＪｙＩｎｔ−ｙＡｓ ）ｎ多層膜１２を形成すること
によ１ＩｎＰ基板１１とＧ ａ Ａ ｓ動作層１３との
間の格子不整による影響を緩和して良好な結晶のＧａＡ
ｓ動作層１：３をＩｎＰ基板ｌｌ上に得ることができる
。
Ａ ｓ動作層１３との間に（ＡｌｘＧａｔ−ｘＡｓ／
ＡＪｙＩｎｔ−ｙＡｓ ）ｎ多層膜１２を形成すること
によ１ＩｎＰ基板１１とＧ ａ Ａ ｓ動作層１３との
間の格子不整による影響を緩和して良好な結晶のＧａＡ
ｓ動作層１：３をＩｎＰ基板ｌｌ上に得ることができる
。
更に、ＡＡ’ ｘＧａ ｔ −ｘ Ａｓは、ＧａＡｓに
比し電子親和力が同等以下であシ、基板側へのリーク電
流を抑えられる。
比し電子親和力が同等以下であシ、基板側へのリーク電
流を抑えられる。
この様にして得られたヘテロ接合ＦＥＴは、第１０図に
示すような良好な静特性を示し、ＩｎＰ基檄上で低雑音
、高出力、高周波、高速な特性を実現でさた。さらに、
得られたに’ Ｅ Ｔを光素子と同−基板上に形成する
ことによシ高速で小をの光電子集積回路を作製できた。
示すような良好な静特性を示し、ＩｎＰ基檄上で低雑音
、高出力、高周波、高速な特性を実現でさた。さらに、
得られたに’ Ｅ Ｔを光素子と同−基板上に形成する
ことによシ高速で小をの光電子集積回路を作製できた。
＜実施例２〉
第３図は本発明の第２の実施例の町面図である。
半絶縁性ＩｎＰ基板１１の上にＭＢＥ法によシＡｌＯ，
４７Ｉ ｎ ｏ、ｓａ Ａｓ層を２ｎｍの厚さに成長さ
せさらにＡＡ！ ０．４Ｇａ ｏ、６Ａｓ ／ｉｉを２
ｎｍの厚さに成長させることを１０回繰返した多層膜１
２を形成する。
４７Ｉ ｎ ｏ、ｓａ Ａｓ層を２ｎｍの厚さに成長さ
せさらにＡＡ！ ０．４Ｇａ ｏ、６Ａｓ ／ｉｉを２
ｎｍの厚さに成長させることを１０回繰返した多層膜１
２を形成する。
この上に膜厚１μｍのノンドープＧａＡｓ動作層１３、
膜厚２０ｎｍのＳｉドープｎｇ（ｎ＝３ＸＩＯ１８ｃＩ
ＩＬ−３）のＧ ａ Ａ ｓ層２１、膜厚２０ｎｒｒ１
の／７ドープＡｌｏ、ａＧａ Ｏ，７Ａｓ／Ｊ２２を順
次成長させる。得られた結晶上に、心常の方法によりＡ
ｕＧｅ／Ｎｉを用いてソース′ｔｃ極１６、ドレイン電
極１７を形成し、Ａｌを用いたゲート電極１８を形成す
るＯ 第４図は第２の実施例の熱平衡状態におけるエネルギー
・バンド図である。
膜厚２０ｎｍのＳｉドープｎｇ（ｎ＝３ＸＩＯ１８ｃＩ
ＩＬ−３）のＧ ａ Ａ ｓ層２１、膜厚２０ｎｒｒ１
の／７ドープＡｌｏ、ａＧａ Ｏ，７Ａｓ／Ｊ２２を順
次成長させる。得られた結晶上に、心常の方法によりＡ
ｕＧｅ／Ｎｉを用いてソース′ｔｃ極１６、ドレイン電
極１７を形成し、Ａｌを用いたゲート電極１８を形成す
るＯ 第４図は第２の実施例の熱平衡状態におけるエネルギー
・バンド図である。
ＩｎＰ基板１１とその上に形成されたノンドープＧａＡ
ｓ動作層ク１３との間に（ＡｌｘＧａｔ−ｘＡｓ／Ａｌ
ｙＩｎ＋−ｙＡｓ ）ｎ多層膜１２を形成することによ
りＩｎＰ基板１１とＧａＡｓ動作層１３との閾の格子不
振による影響を緩和して艮好な結晶ＬＴＪＯａＡｓ動作
鳩１３をＩｎＰ基板ｌｌ上に得ることができる。
ｓ動作層ク１３との間に（ＡｌｘＧａｔ−ｘＡｓ／Ａｌ
ｙＩｎ＋−ｙＡｓ ）ｎ多層膜１２を形成することによ
りＩｎＰ基板１１とＧａＡｓ動作層１３との閾の格子不
振による影響を緩和して艮好な結晶ＬＴＪＯａＡｓ動作
鳩１３をＩｎＰ基板ｌｌ上に得ることができる。
更に、ＡｌｘＧａｔ−ｘＡｓは、ＧａＡｓに比し電子親
和力が同等以下であシ、基板側へのリーク電流を抑えら
れる。
和力が同等以下であシ、基板側へのリーク電流を抑えら
れる。
この様にし′１：得られたヘテロ接合ＰＥＴは、第１１
図に示すような良好な静特性を示し、ＩｎＰ基板上で低
雑音、高出力、高尚波、高速、高均一な特性が実現でき
た。さらに、得られたＦＥＴを元素子と同一番板上に形
成することによシ高速で小型の光電子集積回路を作製で
さた。
図に示すような良好な静特性を示し、ＩｎＰ基板上で低
雑音、高出力、高尚波、高速、高均一な特性が実現でき
た。さらに、得られたＦＥＴを元素子と同一番板上に形
成することによシ高速で小型の光電子集積回路を作製で
さた。
く実施例３ン
第５図は本発明の第３の実施例の断面図である。
半絶縁性１ｎＰ基板１１の上にＭＢＥ法によシＡｌＯ，
４７Ｉ ｎ ｏ、ｓａ Ａｓ層を２ｎｍ の厚さに成長
させざらｉＣＡＩＱ、４ Ｇａ ｏ、ａ Ａｓ層を２
ｎｍの厚さに成長させることを１０回繰返した多層膜１
２を形成する。この上にノンドープ（Ｊ ａ Ａ ｓ動
作層１３を１μｍｏＢｇｃ、コノ上にノンドープｋｌ
ａ、３Ｇａ ０．７Ａ８Ｉｖ２３を６０ｎｍの厚さに、
さらにこの上にｎ＋ＵａＡｓ層２４を４００ ｎｍの厚
さに成長させる。得られた結晶上に、通常の方法によｔ
）ＡｕＧｅ／Ｎｉを用いてソース電極１６、ドレイン電
極１７を形成し、Ａｌを用いたゲート電極１８を形成す
る。
４７Ｉ ｎ ｏ、ｓａ Ａｓ層を２ｎｍ の厚さに成長
させざらｉＣＡＩＱ、４ Ｇａ ｏ、ａ Ａｓ層を２
ｎｍの厚さに成長させることを１０回繰返した多層膜１
２を形成する。この上にノンドープ（Ｊ ａ Ａ ｓ動
作層１３を１μｍｏＢｇｃ、コノ上にノンドープｋｌ
ａ、３Ｇａ ０．７Ａ８Ｉｖ２３を６０ｎｍの厚さに、
さらにこの上にｎ＋ＵａＡｓ層２４を４００ ｎｍの厚
さに成長させる。得られた結晶上に、通常の方法によｔ
）ＡｕＧｅ／Ｎｉを用いてソース電極１６、ドレイン電
極１７を形成し、Ａｌを用いたゲート電極１８を形成す
る。
第６図は第３の実施例の熱平衡状態におけるエネルギー
−バンド図である。
−バンド図である。
ＩｎＰ基惚１１とその上に形成されたノンドープＧａＡ
ｓ動作層１３との間に（ＡＡ’ｘＧａｔ−ｘＡｓ ／Ａ
Ａ！ｙＩ旧−ｙＡｓ ）ｎ多層膜鎖酸１２を形成するこ
とによシＩｎＰ基板１１とＧ ａ Ａ ｓ動作層１３と
の間の格子不望による影響を緩和して良好な結晶のＧａ
Ａｓ動作層１３をＩｎＰ基板１１上に得ることができる
。更に、ＡＪ？ｘＧａｔ−ｘＡｓは、ＧａＡｓに比し電
子親和力が同等以下であり、基板側へのリーク電流を抑
えられる。
ｓ動作層１３との間に（ＡＡ’ｘＧａｔ−ｘＡｓ ／Ａ
Ａ！ｙＩ旧−ｙＡｓ ）ｎ多層膜鎖酸１２を形成するこ
とによシＩｎＰ基板１１とＧ ａ Ａ ｓ動作層１３と
の間の格子不望による影響を緩和して良好な結晶のＧａ
Ａｓ動作層１３をＩｎＰ基板１１上に得ることができる
。更に、ＡＪ？ｘＧａｔ−ｘＡｓは、ＧａＡｓに比し電
子親和力が同等以下であり、基板側へのリーク電流を抑
えられる。
この様にして得られたヘテロ接合ＦＥＴは、第１２図に
示すよ５な艮好な静特性を示し、ＩｎＰ基板上で低雑音
、高出力、＾周波、馬連、高均一な時性が実現できた。
示すよ５な艮好な静特性を示し、ＩｎＰ基板上で低雑音
、高出力、＾周波、馬連、高均一な時性が実現できた。
さらに、得られたＦＥＴを光素子と同一基板上に形成す
ることによシ＾速で小型の光電子集積回路を作製でさた
。
ることによシ＾速で小型の光電子集積回路を作製でさた
。
本冥施例において、多層膜を形成するＡＪｘＧａ ｔ
−ｘＡｓの組成比をｘ ＝ ０．４とし、ＡＡｉｙＩｎ
ｔ−ｙＡｓの組成比をｙ＝０．４７としたが、これらを
変えることも可能である０更に多層膜を形成するＡＪＸ
Ｇａｚ−ｘＡｓ及びＡＪｙＩｎｔ−ｙＡｓの膜厚に関し
ても本冥施例においてはともに２ｎｍとしたがこれらを
別々に変化させることも可能である。また、ＩｎＰ基板
上にこの他のＧ ａ Ａ ｓ系のＦＥＴ例えば逆構造の
２ＤＥＱル’ＥＴ％Ｐ７Ｉ／依合）” Ｅ Ｔ等にも適
用できる。
−ｘＡｓの組成比をｘ ＝ ０．４とし、ＡＡｉｙＩｎ
ｔ−ｙＡｓの組成比をｙ＝０．４７としたが、これらを
変えることも可能である０更に多層膜を形成するＡＪＸ
Ｇａｚ−ｘＡｓ及びＡＪｙＩｎｔ−ｙＡｓの膜厚に関し
ても本冥施例においてはともに２ｎｍとしたがこれらを
別々に変化させることも可能である。また、ＩｎＰ基板
上にこの他のＧ ａ Ａ ｓ系のＦＥＴ例えば逆構造の
２ＤＥＱル’ＥＴ％Ｐ７Ｉ／依合）” Ｅ Ｔ等にも適
用できる。
以上説明したように、本発明によれば、ＩｎＰ基板上に
尚速、尚出力、＾舶り高均一な、尚性能へテロ接合電解
効果トフンジスタが実現でき、光素子と電子素子との融
合が可能となるという効果が侍られる。
尚速、尚出力、＾舶り高均一な、尚性能へテロ接合電解
効果トフンジスタが実現でき、光素子と電子素子との融
合が可能となるという効果が侍られる。
第１図は本発明の第１の実施例の断面図、第２図は第１
の実ｌｋ列の熱平衡状態におけるエネルギー・バンド図
、第３図は本発明の第２の夾り例の断面図、第４図は第
２の実施例の熱平衡法？！！１におけるエネルギー・バ
ンド図、第５図は本発明の第３の実施例の断面図、第６
図は第３の実施例の熱平衡状態におけるエネルギー・バ
ンド図、第７図は従来のＳｉ基板上に形成されたヘテロ
接合Ｆ’ＥＴの一例の断面図、第８図は従来のＩｎＰ基
板上に形成されたＦＥＴの一例の断面図、第９図は従来
のＩｎＰ 基板上に形成されたヘテロ接合ＰＥＴの一例
の断面図、第１０図乃至第１２図はそれぞれ第１乃至第
３の実施例の静特性を示す特性図である。 １１・・・・・・半絶縁性ＩｎＰ基板、１２・・・・・
・（ＡＡ’ｘＧａｒ−ｘＡｓ／ＡＡ’ｙＩｎｔ−ｙＡｓ
）ｎ多層膜、１３・・・・・・ノンドープＧａＡｓ動作
層、１４・・・・・・二次元電子ガス、１５・・・・・
・ｎ呈ＡＡ！ＧａＡｓ層、１６・・・・・・ソース電ａ
、１７・・・・・・ドレイン電極、１８・・・・・・ゲ
ート電極、２１・・・・・・ｎ型Ｇ ａ Ａ ｓ層、２
２・・・・・ランドープＧａＡｓ層、２３・・・・・・
ノンドープＡｌＧａＡｓ層、２４・・・・・・ｎ＋Ｇａ
Ａｓ層、３１・・・・・・ｐ型Ｓｉ基板、３２・・・・
・・低温成長ＩＪａＡｓ層、３３・・・・・・ＧａＡｓ
層、３４ ・・・・・・ＧａＡｓ ／ ＡＡｉ ＧａＡ
ｓ超格子バ、ファ層、３５・・・・・・ノンドープＧ
ａ Ａ ｓ層、３６・・・・・・二次元電子ガス、３７
””” ｎ型Ａｌｘ（ｆａｔ−ｘＡｓ層、３８・・・
・・・ｎ 型ＩｎＰ層、３９・・・・・・５ｉＯ１層、
４１・・・−ＡＡｉ Ｉ ｎ Ａｓ層、４２・・・・・
・ノンドープＩｎＧａＡｓ層、４３・・・・・・二次元
電子ガス、４４・・・・・・ｎ型１’Ｉ ｎＡｓ層。 代理人 弁理士 内 原 晋 躬Ｚ図 箔３図 端４図 一／Ｂ％２Ｚ÷２１÷−／３−ヒ／２１←−１１−第Ｚ
閃
の実ｌｋ列の熱平衡状態におけるエネルギー・バンド図
、第３図は本発明の第２の夾り例の断面図、第４図は第
２の実施例の熱平衡法？！！１におけるエネルギー・バ
ンド図、第５図は本発明の第３の実施例の断面図、第６
図は第３の実施例の熱平衡状態におけるエネルギー・バ
ンド図、第７図は従来のＳｉ基板上に形成されたヘテロ
接合Ｆ’ＥＴの一例の断面図、第８図は従来のＩｎＰ基
板上に形成されたＦＥＴの一例の断面図、第９図は従来
のＩｎＰ 基板上に形成されたヘテロ接合ＰＥＴの一例
の断面図、第１０図乃至第１２図はそれぞれ第１乃至第
３の実施例の静特性を示す特性図である。 １１・・・・・・半絶縁性ＩｎＰ基板、１２・・・・・
・（ＡＡ’ｘＧａｒ−ｘＡｓ／ＡＡ’ｙＩｎｔ−ｙＡｓ
）ｎ多層膜、１３・・・・・・ノンドープＧａＡｓ動作
層、１４・・・・・・二次元電子ガス、１５・・・・・
・ｎ呈ＡＡ！ＧａＡｓ層、１６・・・・・・ソース電ａ
、１７・・・・・・ドレイン電極、１８・・・・・・ゲ
ート電極、２１・・・・・・ｎ型Ｇ ａ Ａ ｓ層、２
２・・・・・ランドープＧａＡｓ層、２３・・・・・・
ノンドープＡｌＧａＡｓ層、２４・・・・・・ｎ＋Ｇａ
Ａｓ層、３１・・・・・・ｐ型Ｓｉ基板、３２・・・・
・・低温成長ＩＪａＡｓ層、３３・・・・・・ＧａＡｓ
層、３４ ・・・・・・ＧａＡｓ ／ ＡＡｉ ＧａＡ
ｓ超格子バ、ファ層、３５・・・・・・ノンドープＧ
ａ Ａ ｓ層、３６・・・・・・二次元電子ガス、３７
””” ｎ型Ａｌｘ（ｆａｔ−ｘＡｓ層、３８・・・
・・・ｎ 型ＩｎＰ層、３９・・・・・・５ｉＯ１層、
４１・・・−ＡＡｉ Ｉ ｎ Ａｓ層、４２・・・・・
・ノンドープＩｎＧａＡｓ層、４３・・・・・・二次元
電子ガス、４４・・・・・・ｎ型１’Ｉ ｎＡｓ層。 代理人 弁理士 内 原 晋 躬Ｚ図 箔３図 端４図 一／Ｂ％２Ｚ÷２１÷−／３−ヒ／２１←−１１−第Ｚ
閃
Claims (1)
- 高抵抗ＩｎＰ基板上にＡｌ＿ｙＩｎ＿１＿−＿ｙＡｓ
層とＡｌ＿ｘＧａ＿１＿−＿ｘＡｓ（ｘ＝０を含む）層
とを１回以上交互に積み重ねて形成された多層膜と、該
多層膜上に設けられたＧａＡｓ動作層と、該ＧａＡｓ動
作層とヘテロ接合する高純度あるいは一部にｎ型の不純
物がドープされたＡｌ＿ｘＧａ＿１＿−＿ｘＡｓ層と、
該ＧａＡｓ動作層を制御するゲート電極および該ＧａＡ
ｓ動作層とオーム性接触するソース電極とドレイン電極
とを設けたことを特徴とするヘテロ接合電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089988A JPH01233776A (ja) | 1988-03-14 | 1988-03-14 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089988A JPH01233776A (ja) | 1988-03-14 | 1988-03-14 | ヘテロ接合電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233776A true JPH01233776A (ja) | 1989-09-19 |
Family
ID=13155666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6089988A Pending JPH01233776A (ja) | 1988-03-14 | 1988-03-14 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01233776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0863554A3 (en) * | 1997-03-05 | 1998-12-30 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor |
-
1988
- 1988-03-14 JP JP6089988A patent/JPH01233776A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0863554A3 (en) * | 1997-03-05 | 1998-12-30 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor |
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