JPH01243620A - ディジタル位相同期発振器 - Google Patents
ディジタル位相同期発振器Info
- Publication number
- JPH01243620A JPH01243620A JP63071394A JP7139488A JPH01243620A JP H01243620 A JPH01243620 A JP H01243620A JP 63071394 A JP63071394 A JP 63071394A JP 7139488 A JP7139488 A JP 7139488A JP H01243620 A JPH01243620 A JP H01243620A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- phase
- reversible counter
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002441 reversible effect Effects 0.000 claims abstract description 25
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 2
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000001629 suppression Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル位相同期発振器に関する。
従来のディジタル位相同期発振器は、第２図のブロック
図に示すような構成を有する。すなわち、主発振器３、
可変分周器４、及び分周器５から成るディジタル制御発
振器の出力信号と、入力信号との位相誤差を、位相比較
器１で検出して、出力信号の位相が遅れているかあるい
は進んでいるかを示す信号を可逆カウンタ２へ送る。可
逆カウンタ２は、位相遅れ（あるいは位相進み）を示す
信号アップカウント（あるいはダウンカウント）して、
カウント結果が十Ｍ（あるいは−Ｍ、但しＭは予め設定
した自然数）に達する度に遅れ信号（あるいは進み信号
）のパルスを送出すると共にカウント結果をリセットす
る。可変分局器４は、遅れ信号及び進み信号のパルスが
到来しない時には分周比Ｎで、また遅れ信号のパルス到
来時には分周比（Ｎ−１）で、進み信号のパルス到来時
には分周比（Ｎ＋１）で、主発振器３の送出クロック信
号を分周し、分局器５へ送る０分局器５は、可変分局器
４から送られて来る分局クロック信号を、更に分周比Ｐ
で分周して、出力する。
図に示すような構成を有する。すなわち、主発振器３、
可変分周器４、及び分周器５から成るディジタル制御発
振器の出力信号と、入力信号との位相誤差を、位相比較
器１で検出して、出力信号の位相が遅れているかあるい
は進んでいるかを示す信号を可逆カウンタ２へ送る。可
逆カウンタ２は、位相遅れ（あるいは位相進み）を示す
信号アップカウント（あるいはダウンカウント）して、
カウント結果が十Ｍ（あるいは−Ｍ、但しＭは予め設定
した自然数）に達する度に遅れ信号（あるいは進み信号
）のパルスを送出すると共にカウント結果をリセットす
る。可変分局器４は、遅れ信号及び進み信号のパルスが
到来しない時には分周比Ｎで、また遅れ信号のパルス到
来時には分周比（Ｎ−１）で、進み信号のパルス到来時
には分周比（Ｎ＋１）で、主発振器３の送出クロック信
号を分周し、分局器５へ送る０分局器５は、可変分局器
４から送られて来る分局クロック信号を、更に分周比Ｐ
で分周して、出力する。
この位相同期発振器では、例えばＭ周期に亘り続けて出
力信号の位相遅れがあると、出力信号に主発振器３の送
出クロック信号の１周期分の位相前方シフトを与えて、
入力信号位相に追従させる。
力信号の位相遅れがあると、出力信号に主発振器３の送
出クロック信号の１周期分の位相前方シフトを与えて、
入力信号位相に追従させる。
上述した従来のディジタル位相同期発振器では、周波数
引込み範囲Δｆ、は次式（１）で決まる。
引込み範囲Δｆ、は次式（１）で決まる。
Δｆ ｏ ＝ ｆ ｏ／ （Ｍ−Ｎ−Ｐ）
””（１）従って、入力信号のジッタの影響を抑圧する
目的で可逆カウンタ２の分周比Ｍを増大させると、周波
数引込み範囲が狭くなるという問題点がある。
””（１）従って、入力信号のジッタの影響を抑圧する
目的で可逆カウンタ２の分周比Ｍを増大させると、周波
数引込み範囲が狭くなるという問題点がある。
特に、主発振器３の出力周波数精度が充分に高くない場
合には、引込み不能な状態になる可能性が多く、上述の
問題点が顕著である。
合には、引込み不能な状態になる可能性が多く、上述の
問題点が顕著である。
本発明の目的は、上述の問題点を解決しジッタ抑圧のた
めの可逆カウンタの分周比を増大させても周波数引込み
範囲を従来よりも広くとれるディジタル位相同期発振器
を提供することにある。
めの可逆カウンタの分周比を増大させても周波数引込み
範囲を従来よりも広くとれるディジタル位相同期発振器
を提供することにある。
本発明のディジタル位相同期発振器は、入力信号に対す
る出力信号の位相誤差を検出する位相比較器と、該位相
比較器の検出結果に応答して前記位相誤差の進み及び遅
れの発生頻度を正負双方向にカウントし分周して前記出
力信号位相の後方シフト及び前方シフトを指示する信号
を送出する可逆カウンタと、該可逆カウンタ及び自身の
両送比信号の論理和信号での前記後方シフト及び前記前
方シフトの発生頻度を正負双方向にカウントし分周した
結果を更に正負双方向にカウントして得る信号に応答し
て自身の送出信号での前記後方シフト及び前記前方シフ
トの一方の発生頻度を可変設定する周波数制御部と、前
記可逆カウンタ及び前記周波数制御部の両送比信号の前
記論理和信号に応答して分周比を可変設定し前記出力信
号位相に前記後方シフト及び前記前方シフトを与える可
変分周器な有し主発振器の送出クロック信号を分局して
前記出力信号として送出するディジタル制御発振器とを
、備えている。
る出力信号の位相誤差を検出する位相比較器と、該位相
比較器の検出結果に応答して前記位相誤差の進み及び遅
れの発生頻度を正負双方向にカウントし分周して前記出
力信号位相の後方シフト及び前方シフトを指示する信号
を送出する可逆カウンタと、該可逆カウンタ及び自身の
両送比信号の論理和信号での前記後方シフト及び前記前
方シフトの発生頻度を正負双方向にカウントし分周した
結果を更に正負双方向にカウントして得る信号に応答し
て自身の送出信号での前記後方シフト及び前記前方シフ
トの一方の発生頻度を可変設定する周波数制御部と、前
記可逆カウンタ及び前記周波数制御部の両送比信号の前
記論理和信号に応答して分周比を可変設定し前記出力信
号位相に前記後方シフト及び前記前方シフトを与える可
変分周器な有し主発振器の送出クロック信号を分局して
前記出力信号として送出するディジタル制御発振器とを
、備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブーツ２図である。同
図の位相同期発振器は、第１図に示す従来の構成におけ
る可逆カウンタ２及び可変分局器４０間に、周波数制御
部６を付加接続した構成をもつ。入力信号と出力信号と
の位相誤差を検出する位相比較器１の送出信号を可逆カ
ウンタ２が所定の分周比でアップ・ダウンカウントして
得た進み信号及び遅れ信号は、それぞれ論理和ゲート７
及び８０入力端へ送られる。論理和ゲート７及び８の両
送比信号は、可変分局器４及び周波数制御部６に与えら
れる。周波数制御部６の可逆カウンタ１０は、論理和ゲ
ート７の送出パルスをアップカウントし、論理和ゲート
８の送出パルスをダウンカウントして、カウント結果の
絶対値が所定数に達スる度に、このタイミングを示すパ
ルス及びカウント結果の符号が正負いずれであるかを示
すパルスを送出し、カウント結果をリセットする。
図の位相同期発振器は、第１図に示す従来の構成におけ
る可逆カウンタ２及び可変分局器４０間に、周波数制御
部６を付加接続した構成をもつ。入力信号と出力信号と
の位相誤差を検出する位相比較器１の送出信号を可逆カ
ウンタ２が所定の分周比でアップ・ダウンカウントして
得た進み信号及び遅れ信号は、それぞれ論理和ゲート７
及び８０入力端へ送られる。論理和ゲート７及び８の両
送比信号は、可変分局器４及び周波数制御部６に与えら
れる。周波数制御部６の可逆カウンタ１０は、論理和ゲ
ート７の送出パルスをアップカウントし、論理和ゲート
８の送出パルスをダウンカウントして、カウント結果の
絶対値が所定数に達スる度に、このタイミングを示すパ
ルス及びカウント結果の符号が正負いずれであるかを示
すパルスを送出し、カウント結果をリセットする。
これに応じて可逆カウンタ１１は、可逆カウンタ１０の
送出パルスを符号で指示される向きにカウントして、カ
ウント結果を示す信号を分局器１３に与える。分周器１
３は、分周比可変であり、可逆カウンタ１１０カウント
結果が増大（あるいは減少）すると、分周比が増大（あ
るいは減少）する。一方、分周器１４は、分周比を予め
設定し固定してあり、分局器１３と共に、主発振器３が
送出するクロック信号の分周器１２での分周信号を更に
分周する。分周器１３の送出信号は論理和ゲート８へ、
また分周器１４の送出信号は論理和ゲート７へ、それぞ
れ送られる。可変分局器４は、論理和ゲート７及び８の
いずれからもパルスが到来しない時には分周比Ｎで、ま
た論理和ゲート７（あるいは８）からのパルス到来時に
は分周比（Ｎ＋１）（あるいは（Ｎ−１））で主発振器
３の送出クロック信号を分周し、分局器５へ送り出力信
号を発生させる。
送出パルスを符号で指示される向きにカウントして、カ
ウント結果を示す信号を分局器１３に与える。分周器１
３は、分周比可変であり、可逆カウンタ１１０カウント
結果が増大（あるいは減少）すると、分周比が増大（あ
るいは減少）する。一方、分周器１４は、分周比を予め
設定し固定してあり、分局器１３と共に、主発振器３が
送出するクロック信号の分周器１２での分周信号を更に
分周する。分周器１３の送出信号は論理和ゲート８へ、
また分周器１４の送出信号は論理和ゲート７へ、それぞ
れ送られる。可変分局器４は、論理和ゲート７及び８の
いずれからもパルスが到来しない時には分周比Ｎで、ま
た論理和ゲート７（あるいは８）からのパルス到来時に
は分周比（Ｎ＋１）（あるいは（Ｎ−１））で主発振器
３の送出クロック信号を分周し、分局器５へ送り出力信
号を発生させる。
本実施例では、例えば出力信号の位相遅れが続けて生じ
ると、可逆カウンタ１１のカウント結果が減少し、これ
に応じて分局器１３の分周比は減少する。この結果、可
変分局器４が分周比（Ｎ−１）になる頻度が増大するの
で、出力信号の位相前方シフトの頻度も増大し、入力信
号位相に追従する。出力信号位相が口、りされた状態に
なると、従来の場合では出力信号の周波数が主発振器３
の送出クロック信号の周波数をＮ分周した値になるのに
対し、本実施例では、可逆カウンタ１１のカウント結果
がロック時での値をしばらくの期間保持するので、出力
信号の周波数はしばらくの期間ロック時での値に保持さ
れる。すなわち、従来の場合の自走周波数がクロック周
波数のＮ分周値に決まってしまうのに対し、本実施例で
の自走周波数はロック時での値に追随して可変できるの
で、ジッタ抑圧のために可逆カウンタ２の分周比を増大
させても周波数引込み範囲が狭くならない。
ると、可逆カウンタ１１のカウント結果が減少し、これ
に応じて分局器１３の分周比は減少する。この結果、可
変分局器４が分周比（Ｎ−１）になる頻度が増大するの
で、出力信号の位相前方シフトの頻度も増大し、入力信
号位相に追従する。出力信号位相が口、りされた状態に
なると、従来の場合では出力信号の周波数が主発振器３
の送出クロック信号の周波数をＮ分周した値になるのに
対し、本実施例では、可逆カウンタ１１のカウント結果
がロック時での値をしばらくの期間保持するので、出力
信号の周波数はしばらくの期間ロック時での値に保持さ
れる。すなわち、従来の場合の自走周波数がクロック周
波数のＮ分周値に決まってしまうのに対し、本実施例で
の自走周波数はロック時での値に追随して可変できるの
で、ジッタ抑圧のために可逆カウンタ２の分周比を増大
させても周波数引込み範囲が狭くならない。
以上説明したように本発明には、ジッタ抑圧用の可逆カ
ウンタの分周比を増大させても周波数引込み範囲を従来
よりも広くとれるディジタル位相同期発振器を実現でき
る効果がある。
ウンタの分周比を増大させても周波数引込み範囲を従来
よりも広くとれるディジタル位相同期発振器を実現でき
る効果がある。
第１図は本発明の実施例のブロック図、第２図は従来の
ディジタル同期発振器のブロック図である。 １・・・・・・位相比較器、２，１０，１１・・・・・
・可逆カウンタ、３・・・・・・主発振器、４・・・・
・・可変分局器、５．１２〜１４・・・・・・分周器、
６・・・・・・周波数制御部、７．８・・・・・・論理
和ゲート。 代理人 弁理士 内 原 普 請 （回
ディジタル同期発振器のブロック図である。 １・・・・・・位相比較器、２，１０，１１・・・・・
・可逆カウンタ、３・・・・・・主発振器、４・・・・
・・可変分局器、５．１２〜１４・・・・・・分周器、
６・・・・・・周波数制御部、７．８・・・・・・論理
和ゲート。 代理人 弁理士 内 原 普 請 （回
Claims (1)
- 入力信号に対する出力信号の位相誤差を検出する位相比
較器と、該位相比較器の検出結果に応答して前記位相誤
差の進み及び遅れの発生頻度を正負双方向にカウントし
分周して前記出力信号位相の後方シフト及び前方シフト
を指示する信号を送出する可逆カウンタと、該可逆カウ
ンタ及び自身の両送出信号の論理和信号での前記後方シ
フト及び前記前方シフトの発生頻度を正負双方向にカウ
ントし分周した結果を更に正負双方向にカウントして得
る信号に応答して自身の送出信号での前記後方シフト及
び前記前方シフトの一方の発生頻度を可変設定する周波
数制御部と、前記可逆カウンタ及び前記周波数制御部の
両送出信号の前記論理和信号に応答して分周比を可変設
定し前記出力信号位相に前記後方シフト及び前記前方シ
フトを与える可変分周器を有し主発振器の送出クロック
信号を分周して前記出力信号として送出するディジタル
制御発振器とを、備えていることを特徴とするディジタ
ル位相同期発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071394A JPH01243620A (ja) | 1988-03-24 | 1988-03-24 | ディジタル位相同期発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071394A JPH01243620A (ja) | 1988-03-24 | 1988-03-24 | ディジタル位相同期発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243620A true JPH01243620A (ja) | 1989-09-28 |
Family
ID=13459255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071394A Pending JPH01243620A (ja) | 1988-03-24 | 1988-03-24 | ディジタル位相同期発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243620A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110423A (ja) * | 1991-10-15 | 1993-04-30 | Nec Kyushu Ltd | デイジタル位相制御回路 |
| US6275553B1 (en) | 1998-02-12 | 2001-08-14 | Nec Corporation | Digital PLL circuit and clock generation method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230224A (ja) * | 1986-03-31 | 1987-10-08 | Mitsubishi Electric Corp | 位相同期発振回路 |
-
1988
- 1988-03-24 JP JP63071394A patent/JPH01243620A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230224A (ja) * | 1986-03-31 | 1987-10-08 | Mitsubishi Electric Corp | 位相同期発振回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110423A (ja) * | 1991-10-15 | 1993-04-30 | Nec Kyushu Ltd | デイジタル位相制御回路 |
| US6275553B1 (en) | 1998-02-12 | 2001-08-14 | Nec Corporation | Digital PLL circuit and clock generation method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4573017A (en) | Unitary phase and frequency adjust network for a multiple frequency digital phase locked loop | |
| US4574243A (en) | Multiple frequency digital phase locked loop | |
| CA2175133C (en) | Digital phase-locked loop (pll) | |
| US4287480A (en) | Phase locked loop out-of-lock detector | |
| US4617520A (en) | Digital lock detector for a phase-locked loop | |
| US4668917A (en) | Phase comparator for use with a digital phase locked loop or other phase sensitive device | |
| JPH0292021A (ja) | ディジタルｐｌｌ回路 | |
| US3440547A (en) | Synchronizer for modifying the advance of timing wave countdown circuits | |
| US5268652A (en) | Circuit for detecting locking of a digital phase locked loop | |
| JPH11220385A (ja) | クロック信号生成回路及びデータ信号生成回路 | |
| JPH01243620A (ja) | ディジタル位相同期発振器 | |
| EP0146216A1 (en) | Improvements relating to phase detecting apparatus for use in synchronising systems | |
| EP0490178B1 (en) | Lock detector for a digital phase locked loop | |
| JPS5957530A (ja) | 位相同期回路 | |
| JPH01243621A (ja) | ディジタル位相同期発振器 | |
| US4596937A (en) | Digital phase-locked loop | |
| JPS61248635A (ja) | デイジタル位相同期回路 | |
| EP0475468A2 (en) | Phase comparator for a digital phase locked loop | |
| JP2910098B2 (ja) | Ｐｌｌ回路 | |
| JPH0349319A (ja) | 同期検出方式 | |
| JP2708151B2 (ja) | 内部タイミングデジタル同期化インターフエース回路 | |
| JPH01228325A (ja) | ディジタル位相周期ループ回路 | |
| KR960011425B1 (ko) | 디지탈 위상잠김루프 회로 | |
| JPS63287216A (ja) | 位相同期発振回路 | |
| JPH03117042A (ja) | スタッフ多重化装置のクロック平滑回路 |